KR20020052833A - 폴리실리콘 플러그 구조를 사용한 반도체 소자의 캐패시터형성방법 - Google Patents
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Abstract
본 발명은 반도체 제조 기술에 관한 것으로, 특히 금속 하부전극과 반도체 기판의 전기적인 콘택을 위해 폴리실리콘 플러그 구조를 사용한 반도체 소자의 캐패시터 형성 공정에 관한 것이며, 노블 메탈 박막 내의 산소가 캐패시터 하부 구조로 확산되는 것을 방지할 수 있는 반도체 소자의 캐패시터 형성방법을 제공하는데 그 목적이 있다. 본 발명은 하부전극과 반도체 기판의 전기적 콘택을 위해 폴리실리콘 플러그 구조를 사용한 반도체 소자의 캐패시터 형성방법에 있어서, 반도체 기판 상에 소정의 도전 구조 및 절연 구조를 구비한 하부층을 형성하는 제1 단계; 상기 하부층의 상기 절연 구조를 선택 식각하여 하부전극 콘택홀을 형성하는 제2 단계; 상기 하부전극 콘택홀 내에 폴리실리콘 플러그를 형성하는 제3 단계; 상기 폴리실리콘 플러그 상부에 장벽금속층을 형성하는 제4 단계; 상기 제4 단계를 마친 전체 구조 상부에 화학기상증착법을 사용하여 하부전극용 노블 메탈층을 증착하는 제5 단계; 및 상기 하부전극용 노블 메탈층에 대해 수소 프라즈마 처리를 실시하여 상기 노블 메탈층 내의 산소를 제거하는 제6 단계를 포함하여 이루어진다.
Description
본 발명은 반도체 제조 기술에 관한 것으로, 특히 반도체 소자 제조 공정 중 캐패시터 형성 공정에 관한 것이며, 더 자세히는 금속 하부전극과 반도체 기판의 전기적인 콘택을 위해 폴리실리콘 플러그 구조를 사용한 반도체 소자의 캐패시터 형성 공정에 관한 것이다.
반도체 메모리 소자의 고집적화에 따라 동일 레이아웃 면적에서 보다 큰 캐패시턴스를 확보하기 위한 노력이 계속되고 있다.
캐패시터의 캐패시턴스는 유전율(ε) 및 전극의 유효 표면적에 비례하고, 전극간 거리에 반비례하기 때문에, 종래에는 주로 캐패시터 하부전극의 표면적을 확보하거나 유전체의 박막화로 전극간 거리를 최소화하는 방향으로 많은 연구가 진행되어 왔다. 그러나, 이 중 유전체의 박막화는 누설전류 증가를 수반하는 문제점이 있으며, 이에 따라 캐패시터 구조를 플라나 스택(Planar stack), 콘케이브(Concave), 실린더(cylinder)와 같은 3차원 구조로 형성하여 캐패시터의 유효 표면적을 증대시키는 방법을 주로 사용하여 왔다.
그러나, 반도체 소자의 고집적화에 수반되는 디자인 룰의 축소에 따라 이러한 구조적인 개선을 통해 캐패시턴스를 확보하는 방법은 공정 상에 한계에 직면하게 되었다.
이에 따라, 현재는 기존의 유전체 재료인 NO(nitride/oxide) 박막을 Ta205,BST 등의 고유전체 박막이나 SBT,PZT, BLT와 같은 강유전체 박막으로 대체하는 방향으로 연구가 진행되고 있다.
이와 같이 고유전체 박막이나 강유전체 박막을 사용하는 경우, 유전체 특성을 확보하기 위해서는 상/하부전극 및 주변 공정의 최적화가 이루어져야 하며, 이에 따라 상/하부전극 재료로 Ru, Pt, Ir 등의 노블 메탈(noble metal)을 사용하고 있다.
또한, 하부전극과 기판의 전기적 콘택을 위한 폴리실리콘 플러그와 금속 하부전극과의 오믹 콘택을 제공하고, 후속 열공정시 산소 확산에 따른 폴리실리콘 플러그 계면의 산화를 방지하기 위하여 TiN, Ti-Si-N, WN 등의 장벽금속층을 사용하고 있다. 고유전체 박막이나 강유전체 박막은 증착 및 결정화를 위해 고온의 산소 분위기를 필요로 하며, 캐패시터 구조 패터닝 후에는 플라즈마에 의한 유전체 박막의 열화를 회복시키기 위한 회복 열처리를 산소 분위기에서 실시하고 있다. 만일, 산소의 확산에 의해 폴리실리콘 플러그 계면이나 장벽금속층에 얇은 산화막이 형성되면 2개의 캐패시터가 직렬로 연결된 구조가 이루어지기 때문에 캐패시턴스를 저하시키게 된다.
첨부된 도면 도 1a 내지 도 1d는 종래기술에 따른 이너 캐패시터 형성 공정을 도시한 것으로, 이하 이를 참조하여 설명한다.
우선, 도 1a에 도시된 바와 같이 실리콘 기판(10) 상에 소정의 절연 구조 및 도전 구조를 가지는 하부층(11)을 형성한다. 하부층(11)에는 워드라인, 비트라인 및 다수의 층간절연막이 포함되며, 하부전극 콘택 마스크를 사용한 사진 공정 및층간절연막 식각 공정을 통해 하부전극 콘택홀을 형성한다.
이어서, 도 1b에 도시된 바와 같이 전체 구조 상부에 폴리실리콘막을 증착하고, 이를 에치백하여 하부전극 콘택홀 내에 폴리실리콘 플러그(12)를 형성한다. 이때, 폴리실리콘 플러그(12)가 콘택홀 상단으로부터 일정 깊이만큼 리세스 되어 형성되도록 한다.
다음으로, 도 1c에 도시된 바와 같이 전체 구조 상부에 장벽금속인 TiN막(13)을 증착하고, 이를 에치백하여 콘택홀의 나머지 부분을 매립하도록 잔류시킨다.
계속하여, 도 1d에 도시된 바와 같이 전체 구조 상부에 희생막(14)을 증착하고, 하부전극 마스크를 사용한 사진 및 희생막(14) 식각 공정을 통해 하부전극 형성 영역을 디파인하고, CVD법을 사용하여 전체 구조 표면을 따라 하부전극용 Ru막(15)을 증착한 다음, 화학적·기계적 평탄화(CMP) 공정을 실시하여 Ru막(15)을 연마하여 단위 하부전극을 디파인한다.
이후, 통상의 공정을 실시하여 유전체 박막 및 플레이트 전극을 형성한다.
상기와 같이 종래에는 하부전극 재료인 Ru, Pt, Ir 등의 노블 메탈은 통상적으로 화학기상증착(CVD) 공정을 통해 형성하고 있는데, 이는 물리기상증착법으로 금속을 증착할 경우 스텝 커버리지가 열악하기 때문이다. 한편, CVD법을 통해 노블 메탈을 증착하는 경우 소오스 분해를 돕기 위하여 산소가 첨가되어야 하기 때문에 증착된 금속 박막 내에는 다량의 산소가 존재하게 되며, 이 산소가 후속 열공정시 유전체 박막 내의 산소와 함께 금속 박막 내에 존재하는 산소가 확산되어 장벽금속층 및 폴리실리콘 플러그의 산화를 유발하는 문제점이 있었다.
본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 특히 노블 메탈 박막 내의 산소가 캐패시터 하부 구조로 확산되는 것을 방지할 수 있는 반도체 소자의 캐패시터 형성방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1d는 종래기술에 따른 이너 캐패시터 형성 공정도.
도 2a 내지 도 2c는 본 발명의 일 실시예에 따른 이너 캐패시터 형성 공정도.
도 3a는 증착 당시의 CVD Ru막의 AES 분석 결과를 나타낸 도면.
도 3b는 수소 플라즈마 처리를 거친 CVD Ru막의 AES 분석 결과를 나타낸 도면.
* 도면의 주요 부분에 대한 부호의 설명
22 : 폴리실리콘 플러그
23 : TiN막
24, 26 : Ru막
25 : 희생막
상기의 기술적 과제를 달성하기 위하여 본 발명은, 하부전극과 반도체 기판의 전기적 콘택을 위해 폴리실리콘 플러그 구조를 사용한 반도체 소자의 캐패시터 형성방법에 있어서, 반도체 기판 상에 소정의 도전 구조 및 절연 구조를 구비한 하부층을 형성하는 제1 단계; 상기 하부층의 상기 절연 구조를 선택 식각하여 하부전극 콘택홀을 형성하는 제2 단계; 상기 하부전극 콘택홀 내에 폴리실리콘 플러그를 형성하는 제3 단계; 상기 폴리실리콘 플러그 상부에 장벽금속층을 형성하는 제4 단계; 상기 제4 단계를 마친 전체 구조 상부에 화학기상증착법을 사용하여 하부전극용 노블 메탈층을 증착하는 제5 단계; 및 상기 하부전극용 노블 메탈층에 대해 수소 프라즈마 처리를 실시하여 상기 노블 메탈층 내의 산소를 제거하는 제6 단계를 포함하여 이루어진다.
바람직하게, 본 발명은 상기 제5 단계 수행 후, 에치백 공정 또는 화학적·기계적 연마 공정을 실시하여 상기 노블 메탈층이 상기 콘택홀 영역에만 잔류하도록 한다.
바람직하게, 상기 노블 메탈층으로 RU막, Ir막, Pt막 중 어느 하나를 사용한다.
바람직하게, 상기 수소 플라즈마 처리는 H2가스 또는 NH3가스를 플라즈마 소오스로 사용하여 수행한다.
바람직하게, 상기 수소 플라즈마 처리는 기판 온도를 150∼700℃로 유지하면서 수행한다.
이하, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 소개하기로 한다.
첨부된 도면 도 2a 내지 도 2c는 본 발명의 일 실시예에 따른 이너 캐패시터 형성 공정을 도시한 것으로, 이하 이를 참조하여 설명한다.
우선, 도 2a에 도시된 바와 같이 실리콘 기판(20) 상에 소정의 절연 구조 및 도전 구조를 가지는 하부층(21)을 형성한다. 하부층(21)에는 워드라인, 비트라인 및 다수의 층간절연막이 포함되며, 하부전극 콘택 마스크를 사용한 사진 공정 및 층간절연막 식각 공정을 통해 하부전극 콘택홀을 형성한다. 이어서, 전체 구조 상부에 폴리실리콘막을 증착하고, 이를 에치백하여 하부전극 콘택홀 내에 폴리실리콘 플러그(22)를 형성한 다음, 전체 구조 상부에 장벽금속인 TiN막(23)을 증착하고, 이를 에치백하여 폴리실리콘 플러그(22) 상부에 잔류시킨다. 이때, 폴리실리콘 플러그(22) 및 TiN막(23)이 콘택홀 상단으로부터 일정 깊이만큼 리세스 되어 형성되도록 한다. 한편, 장벽금속으로 TiN막을 대신하여 TiAlN, TiSiN, TaN 등을 사용할 수 있다.
다음으로, 도 2b에 도시된 바와 같이 CVD법을 사용하여 전체 구조 상부에 Ru막(24)을 증착한 다음, H2가스, NH3가스와 같이 수소를 포함하는 가스를 플라즈마 소오스로 사용하여 Ru막(24)에 대한 수소 플라즈마 처리를 실시한다. 이때, Ru 소오스로 Ru(Od)3, Ru(EtCp)2, Ru(MeCp)2, Ru(Cp)2, Ru(tmhd)3, Ru(mhd)3, Ru(acac)3등을 사용할 수 있으며, Ru 박막 증착시 기판 온도를 180∼600℃로 유지한다. 한편, 수소 플라즈마 처리시 기판 온도는 150∼700℃로 유지한다.
계속하여, 도 2c에 도시된 바와 같이 CMP 또는 에치백 공정을 통해 Ru막(24)이 콘택홀 내에만 잔류되도록 한 후, 전체 구조 상부에 희생막(25)을 증착하고, 하부전극 마스크를 사용한 사진 및 희생막(25) 식각 공정을 통해 하부전극 형성 영역을 디파인한 다음, 역시 CVD법을 사용하여 전체 구조 표면을 따라 하부전극용 Ru막(26)을 증착한 다음, CMP 공정을 실시하여 Ru막(26)을 연마하여 단위 하부전극을 디파인한다.
이후, 통상의 공정을 실시하여 유전체 박막 및 플레이트 전극을 형성한다.
본 발명의 다른 실시예는 상기 일 실시예에서 수소 플라즈마 처리를 Ru막 증착 직후에 수행하지 않고 CMP를 통해 콘택홀 내에 잔류시킨 상태에서 수행하는 것이다.
수소 플라즈마 처리는 CVD 방식의 Ru 박막 증착시 소오스 분해를 돕기 위해 첨가되어 박막 내에 잔류하는 산소를 제거하는 작용을 한다. 이처럼 산소가 제거된 Ru 박막을 하부전극과 장벽금속 사이에 삽입함으로써 하부전극용 Ru 박막 내의 산소의 확산에 의한 장벽금속 또는 폴리실리콘 플러그의 산화를 방지할 수 있다.
첨부된 도면 도 3a는 증착 당시의 CVD Ru막의 AES 분석 결과를 나타낸 도면이며, 도 3b는 수소 플라즈마 처리를 거친 CVD Ru막의 AES 분석 결과를 나타낸 도면으로, 수소 플라즈마 처리에 의해 CVD Ru막 내의 산소(O)가 줄어드는 것을 확인할 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속한 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
예컨대, 전술한 실시예에서는 이너 실린더 구조의 캐패시터를 일례로 들어 설명하였으나, 본 발명은 단순 스택, 플라나 스택, 콘케이브 등의 다른 구조의 캐패시터 형성 공정에도 적용할 수 있다.
또한, 전술한 실시예에서는 하부전극 재료로 Ru를 사용하는 경우를 일례로 들어 설명하였으나, 본 발명은 Ru를 대신하여 Ir, Pt 등의 다른 노블 메탈을 사용하는 경우에도 적용된다.
전술한 본 발명은 하부전극으로부터 캐패시터 하부 구조 즉, 폴리실리콘 플러그 및 장벽금속층으로 산소가 확산되는 것을 크게 줄일 수 있으며, 이로 인하여 안정된 캐패시턴스를 확보할 수 있는 효과가 있다.
Claims (5)
- 하부전극과 반도체 기판의 전기적 콘택을 위해 폴리실리콘 플러그 구조를 사용한 반도체 소자의 캐패시터 형성방법에 있어서,반도체 기판 상에 소정의 도전 구조 및 절연 구조를 구비한 하부층을 형성하는 제1 단계;상기 하부층의 상기 절연 구조를 선택 식각하여 하부전극 콘택홀을 형성하는 제2 단계;상기 하부전극 콘택홀 내에 폴리실리콘 플러그를 형성하는 제3 단계;상기 폴리실리콘 플러그 상부에 장벽금속층을 형성하는 제4 단계;상기 제4 단계를 마친 전체 구조 상부에 화학기상증착법을 사용하여 하부전극용 노블 메탈층을 증착하는 제5 단계; 및상기 하부전극용 노블 메탈층에 대해 수소 프라즈마 처리를 실시하여 상기 노블 메탈층 내의 산소를 제거하는 제6 단계를 포함하여 이루어진 반도체 소자의 캐패시터 형성방법.
- 제1항에 있어서,상기 제5 단계 수행 후, 에치백 공정 또는 화학적·기계적 연마 공정을 실시하여 상기 노블 메탈층이 상기 콘택홀 영역에만 잔류하도록 하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
- 제1항 또는 제2항에 있어서,상기 노블 메탈층이,RU막, Ir막, Pt막 중 어느 하나인 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
- 제1항 또는 제2항에 있어서,상기 수소 플라즈마 처리는,H2가스 또는 NH3가스를 플라즈마 소오스로 사용하여 수행하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
- 제4항에 있어서,상기 수소 플라즈마 처리는,기판 온도를 150∼700℃로 유지하면서 수행하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
Priority Applications (1)
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| KR1020000082297A KR20020052833A (ko) | 2000-12-26 | 2000-12-26 | 폴리실리콘 플러그 구조를 사용한 반도체 소자의 캐패시터형성방법 |
Applications Claiming Priority (1)
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Publications (1)
| Publication Number | Publication Date |
|---|---|
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ID=27686234
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Country Status (1)
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| KR (1) | KR20020052833A (ko) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100688561B1 (ko) * | 2005-01-25 | 2007-03-02 | 삼성전자주식회사 | 반도체 소자의 금속 배선 형성 방법 |
| US7446033B2 (en) | 2005-01-25 | 2008-11-04 | Samung Electronics Co., Ltd. | Method of forming a metal interconnection of a semiconductor device, and metal interconnection formed by such method |
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2000
- 2000-12-26 KR KR1020000082297A patent/KR20020052833A/ko not_active Application Discontinuation
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
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| KR100688561B1 (ko) * | 2005-01-25 | 2007-03-02 | 삼성전자주식회사 | 반도체 소자의 금속 배선 형성 방법 |
| US7446033B2 (en) | 2005-01-25 | 2008-11-04 | Samung Electronics Co., Ltd. | Method of forming a metal interconnection of a semiconductor device, and metal interconnection formed by such method |
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