KR100227070B1 - 커패시터 및 그의 제조방법 - Google Patents
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Abstract
본 발명은 반도체장치의 커패시터의 제조방법에 관한 것으로서 반도체 기판상에 절연막과 식각정지층을 순차적으로 형성하는 공정과, 상기 식각정지층 및 상기 절연막을 선택식각하여 접촉구를 형성하는 공정과, 상기 접촉구 내에 플러그를 형성하는 공정과, 상기 식각정지층 상에 상기 플러그를 덮도록 필라를 형성하는 공정과, 상기 필라의 측면에 유전막을 형성하는 공정과, 상기 필라를 제거하고 상기 유전막 상에 전도층을 형성하는 공정과, 상기 전도층 상에 절연막을 형성하고 상기 유전막의 상층부가 노출되도록 상기 절연막과 전도층을 식각하는 공정을 구비한다. 따라서, 유전막의 두께 증가에 따른 축전 용량이 감소되는 것을 방지할 수 있으며, 또한, 표면의 평탄도를 향상시킬 수 있다.
Description
제 1 도(a) 내지 (d)는 종래 기술에 따른 커패시터의 제조방법을 도시하는 공정도.
제 2 도는 본 발명에 따른 커패시터의 단면도.
제 3 도(a) 내지 (e)는 본 발명에 따른 커패시터의 제조방법을 도시하는 공정도.
* 도면의 주요부분에 대한 부호의 설명
41 : 반도체기판 43 : 필드산화막
45, 47 : 소오스 및 드레인영역 49 : 게이트전극
51 : 절연막 53 : 비트라인
55 : 절연막 57 : 식각정지층
59 : 접촉구 61 : 플러그
63 : 필라 65 : 유전막
67 : 금속층 69 : 절연막
71 : 제 1 전극 73 : 플레이트전극
본 발명은 반도체장치의 커패시터의 제조방법에 관한 것으로서, 특히, 고집적 반도체장치에서 축전 용량을 증가시키기 위해 고유전 물질로 이루어진 유전체를 갖는 커패시터의 제조방법에 관한 것이다.
반도체장치의 고집적화에 따라 셀(cell) 면적이 축소되어도 커패시터가 일정한 축전 용량을 갖도록 축전 밀도를 증가시키기 위한 많은 연구가 진행되고 있다. 축전 용량을 증가시키기 위해서는 커패시터를 적층(stacked) 또는 트렌치(trench)의 3차원 구조로 형성하여 유전체의 표면적을 증가시켰다. 그러나, 적층 커패시터 또는 트렌치 커패시터는 제조 공정이 복잡하여 유전체의 표면적을 증가시키는데 한계가 있다.
그러므로, 커패시터의 유전체를 산화탄탈늄(Ta2O5), PZT(Pb(Zr Ti)O3) 또는, BST((Ba Sr)TiO3) 등의 고유전 물질로 유전체를 형성하여 축전 용량을 증가시키는 방법이 개발되었다.
제 1 도(a) 내지 (d)는 종래 기술에 따른 커패시터의 제조방법을 도시하는 공정도이다.
제 1 도(a)를 참조하면, 반도체기판(11) 상의 필드산화막(13)에 의해 한정된 활성영역 내에 트랜지스터가 형성된다. 상기 트랜지스터는 게이트전극(19)과 소오스 및 드레인영역(15)(17)을 포함한다. 그리고, 드레인영역(17)과 접촉되는 비트라인(23)이 형성된다. 또한, 상술한 구조의 전 표면에 절연막(21)이 형성되고, 이 절연막(21) 상에 산화실리콘으로 이루어진 절연막(25)이 형성된다.
상기 절연막(25) 상에 식각정지층(27)을 형성한다. 그리고, 식각정지층(27), 탄화층(25) 및 절연막(21)의 소정 부분을 포토리쏘그래피(photolitho-graphy)방법으로 제거하여 소오스영역(15)을 노출시키는 접촉구(29)를 형성한다.
제 1 도(b)를 참조하면, 식각정지층(27)상에 접촉구(29)를 채워 소오스영역(15)과 접촉되는 제 1 도전층(31)을 형성한다. 상기에서 제 1 도전층(31)은 불순물이 도핑된 다결정실리콘을 화학기상증착(Chemical Vapor Deposition : 이하, CVD라 칭함) 방법으로 두껍게 증착하여 형성한다. 그리고, 제 1 도전층(31) 상에 산화실리콘을 증착한 후 접촉구(29)와 대응하는 부분에만 남도록 패터닝하여 마스크패턴(33)을 형성한다. 그 다음, 마스크패턴(33)을 포함하는 제 1 도전층(31) 상에 질화실리콘을 CVD 방법으로 증착한 후 에치 백하여 마스크패턴(33)의 측면에 측벽(35)을 형성한다.
제 1 도(c)를 참조하면, 마스크패턴(33)과 측벽(35)을 마스크로 사용하여 식각정지층(27)이 노출되도록 제 1 도전층(31)을 식각한다. 그리고, 마스크패턴(33)을 제거하여 잔류하는 제 1 도전층(31)을 노출시킨 후 측벽(35)을 마스크로 사용하여 제 1 도전층(31)의 노출된 부분을 소정 두께가 남도록 식각한다. 상기에서 식각정지층(27)은 마스크패턴(33)을 제거할 때 절연막(25)이 제거되는 것을 방지한다. 그리고, 제 1 도전층(31) 상에 잔류하는 측벽(35)을 제거한다. 이 때, 식각정지층(27)의 노출된 부분도 제거된다. 상기에서 잔류하는 제 1 도전층(31)은 스토리지전극이 된다.
제 1 도(d)를 참조하면, 제 1 도전층(29)의 표면에 산화탄탈늄(Ta2O5), PZT(Pb(Zr Ti)O3) 또는, BST((Ba Sr)TiO3) 등의 고유전 물질을 증착하고 열처리하여 유전막(37)을 형성한다. 그리고, 유전막 상에 불순물이 도핑된 다결정실리콘을 증착하여 플레이트전극으로 사용되는 제 2 도전층(39)을 형성한다.
그러나, 상술한 종래의 커패시터 제조방법은 유전막을 형성할 때 스토리지전극으로 이용되는 제 1 도전층의 표면이 유전막의 구성 성분인 산소에 의해 산화되므로 유전막의 두께가 증가되어 축전 용량이 감소되는 문제점이 있었다. 또한, 제 1 도전층에 의해 제 2 도전층의 평탄도가 저하되는 문제점이 있었다.
따라서, 본 발명의 목적은 평탄도를 향상시킬 수 있는 커패시터의 제조방법을 제공함에 있다.
본 발명의 다른 목적은 스토리지전극의 산화를 방지하여 유전막의 두께 증가에 따른 축전 용량이 감소되는 것을 방지할 수 있는 커패시터의 제조방법을 제공함에 있다.
상기 본 발명에 목적들을 달성하기 위한 커패시터의 제조방법은 반도체기판 상에 상기 절연막과 식각정지층을 순차적으로 형성하는 공정과, 상기 식각정지층 및 상기 절연막을 선택식각하여 접촉구를 형성하는 공정과, 상기 접촉구 내에 플러그를 형성하는 공정과, 상기 식각정지층 상에 상기 플러그를 덮도록 필라를 형성하는 공정과, 상기 필라의 측면에 유전막을 형성하는 공정과, 상기 필라를 제거하고 상기 유전막 상에 전도층을 형성하는 공정과, 상기 전도층 상에 절연막을 형성하고 상기 유전막의 상층부가 노출되도록 상기 절연막과 전도층을 식각하는 공정을 구비한다.
이하, 첨부한 도면을 참조하여 본 발명을 상세히 설명한다.
제 2 도는 본 발명에 따른 커패시터의 단면도이다.
상기 커패시터는 필드산화막(43)에 의해 한정된 활성영역 내에 트랜지스터가 형성된 반도체기판(41) 상에 형성된다. 상기 트랜지스터는 게이트전극(49)과 소오스 및 드레인영역(45)(47)을 포함한다. 그리고, 드레인영역(47)과 접촉되는 비트라인(53)이 형성된다. 또한, 상술한 구조의 전 표면에 절연막(51)이 형성되고, 이 절연막(51) 상에 절연막(55) 및 식각정지층(57)이 CVD방법으로 순차적으로 증착되어 형성된다. 상기에서 절연막(55)은 산화실리콘으로, 식각정지층(57)은 질화실리콘으로 증착되어 형성된다. 그리고, 식각정지층(57), 절연막(55) 및 절연막(51)의 소정부분을 포토리쏘그래피 방법으로 선택적으로 제거하여 소오스영역(45)을 노출시키는 접촉구(59)가 형성된다.
그리고, 접촉구(59) 내에 소오스영역(45)과 접촉되어 전기적으로 연결되는 플러그(plug : 61)가 형성된다. 상기에서 플러그(61)는 불순물이 도핑된 다결정실리콘이나, 또는, 텅스텐(W), 니켈(Ni), 파라듐(Pd) 등의 도전성금속으로 접촉구(59)를 채우도록 형성된다.
플러그(61)와 접촉되어 전기적으로 연결되게 이 플러그(61) 주위의 식각정지층(57)상에 스토리지전극으로 이용되는 실린더 형태의 제 1 전극(71)이 형성된다. 실린더 형태의 제 1 전극(71)의 외측벽에 산화탄탈늄(Ta2O5), PZT(Pb(Zr Ti)O3) 또는, BST((Ba Sr)TiO3) 등의 고유전 물질로 이루어지며 제 1 측면이 접촉되는 유전막(65)이 형성된다. 그리고, 제 1 전극(71)이 형성되지 않아 노출된 식각정지층(57) 상에 플레이트전극으로 이용되는 외측벽이 유전막(65)의 제 2 측면에 접촉되는 실린더 형태의 제 2 전극(73)이 형성된다. 상기에서 제 1 및 제 2 전극(71)(73)은 텅스텐(W), 니켈(Ni), 파라듐(Pd) 또는 질화티타늄(TiN)등의 도전성금속으로 형성되며 전기적으로 분리된다. 그리고, 제 1 및 제 2 전극(71)(73) 상에 절연막(69)을 형성한다. 상기에서 절연막(69)은 제 1 및 제 2 전극(71)(73) 상에 산화실리콘을 두껍게 증착한 후 유전막(65)의 상부가 노출되도록 화학-기계적 연마(Chemical-Mechanical Polishing) 방법으로 연마하여 형성되므로 표면이 평탄하게 된다.
제 3 도(a) 내지 (e)는 본 발명에 따른 커패시터의 제조방법을 도시하는 공정도이다.
제 3 도(a)를 참조하면, 반도체기판(41) 상의 산화필드막(43)에 의해 한정된 활성영역 내에 트랜지스터가 형성된다. 상기 트랜지스터는 게이트전극(49)와 소오스 및 드레인영역(45)(47)을 포함한다. 그리고, 드레인영역(47)과 접촉되는 비트라인(53)이 형성된다. 또한, 상술한 구조의 전 표면에 절연막(51)이 형성되고, 이 절연막(51) 상에 절연막(55) 및 식각정지층(57)이 CVD 방법으로 순차적으로 증착되어 형성된다. 상기에서 절연막(55)은 산화실리콘으로, 식각정지층(57)은 질화실리콘으로 증착되어 형성된다. 그리고, 식각정지층(57), 절연막(55) 및 절연막(51)의 소정 부분을 포토리쏘그래피 방법으로 제거하여 소오스영역(45)을 노출시키는 접촉구(59)를 형성한다.
제 3 도(b)를 참조하면, 접촉구(59) 내에 소오스영역(45)과 접촉되어 전기적으로 연결되는 플러그(plug : 61)가 형성된다. 상기에서 플러그(61)는 식각정지층(57)상에 불순물이 도핑된 다결정실리콘이나, 또는, 텅스텐(W), 니켈(Ni), 파라듐(Pd) 등의 도전성금속을 CVD방법으로 접촉구(59)를 채워 소오스영역(45)과 접촉되도록 증착한 후 식각정지층(57)이 노출되도록 에치 백하므로써 형성된다.
제 3 도(c)를 참조하면, 식각정지층(57)과 플러그(61) 상에 산화실리콘등을 CVD 방법으로 두껍게 증착한 후 노드마스크를 사용하는 포토리쏘그래피 방법으로 패터닝하여 플러그(61)와 대응하는 부분에 필라(63)을 형성한다. 그리고, 식각정지층(57) 및 필라(63)의 표면에 산화탄탈늄(Ta2O5), PZT(Pb(Zr Ti)O3) 또는, BST((Ba Sr)TiO3) 등의 고유전 물질을 증착하여 유전막(65)을 형성한 후 이 유전막(65)을 열처리하여 안정화시킨, 그 다음, 유전막(65)을 필라(63)의 측면에만 남도록 식각정지막(75) 및 필라(63)의 상부 표면이 노출되도록 에치 백한다. 이 때, 유전막(65)은 필라(63)의 측면에 측벽 형태로 잔류하게 된다.
제 3 도(d)를 참조하면, 필라(63)를 HF 등의 식각 용액으로 제거한다. 이 때, 유전막(65)와 필라(63)를 이루는 산화실리콘은 높은 식각 선택비를 가지므로 유전막(65)은 식각되지 않고 필라(63)만 식각되어 제거된다. 그리고, 식각정지층(57), 플러그(61) 및 유전막(65) 표면에 텅스텐(W), 니켈(Ni), 파라듐(Pd) 또는 질화티타늄(TiN) 등의 도전성금속을 CVD방법으로 증착하여 금속층(67)을 형성한다. 이 때, 유전막(65)이 안정되어 있으므로 구성 성분인 산소에 의해 금속층(67)의 접촉면이 산화되지 않는다. 또한, 금속층(67)은 플러그(61)와 접촉되어 전기적으로 연결된다. 그 다음, 금속층(67) 상에 산화실리콘을 CVD 방법으로 두껍게 증착하여 절연막(69)을 형성한다.
제 3 도(e)를 참조하면, 유전막(65)의 상부가 노출되도록 절연막(69) 및 금속층(67)을 화학-기계적(Chemical-Mechanical Polishing) 방법으로 순차적으로 연마하여 제거한다. 이 때, 절연막(69)은 표면이 평탄해지며, 금속층(67)은 유전막(65)을 사이에 두고 플러그(71)와 접촉되는 부분과 접촉되지 않는 부분으로 분리된다. 상기에서, 금속층(67)은 플러그(71)와 접촉되는 부분이 스토리지전극으로 이용되는 제 1 전극(71)이 되고, 접촉되지 않는 부분이 플레이트전극으로 이용되는 제 2 전극(73)이 된다.
상술한 바와 같이 본 발명에 따른 커패시터의 제조방법은 반도체기판 상에 형성된 트랜지스터의 소오스영역을 노출시키는 접촉구에 플러그 주위에 원통 형상의 유전막을 형성하고 안정화시킨 후 전극을 형성하기 위한 금속층을 유전막과 접촉되도록 형성하므로 접촉면에서 산화되는 것을 방지한다. 그리고, 금속층 상에 절연막을 형성한 후 이 절연막 및 금속층을 유전막의 상부가 노출되도록 순차적으로 연마하여 금속층을 스토리지전극과 플레이트전극으로 이용되는 제 1 전극과 제 2 전극을 분리함과 동시에 절연막을 평탄하게 한다.
따라서, 본 발명은 유전막의 두께 증가에 따른 축전 용량이 감소되는 것을 방지할 수 있으며, 또한, 표면의 평탄도를 향상시킬 수 있는 잇점이 있다.
Claims (7)
- 반도체 기판상에 절연막과 식각정지층을 순차적으로 형성하는 공정과, 상기 식각정지층 및 상기 절연막을 선택식각하여 접촉구를 형성하는 공정과, 상기 접촉구 내에 플러그를 형성하는 공정과, 상기 식각정지층 상에 상기 플러그를 덮도록 필라를 형성하는 공정과, 상기 필라의 측면에 유전막을 형성하는 공정과, 상기 필라를 제거하고 상기 유전막 상에 전도층을 형성하는 공정과, 상기 전도층 상에 절연막을 형성하고 상기 유전막의 상층부가 노출되도록 상기 절연막과 전도층을 식각하는 공정을 구비하는 커패시터의 제조방법.
- 제 1 항에 있어서, 상기 플러그를 불순물이 도핑된 다결정실리콘이나, 또는, 텅스텐(W), 니켈(Ni), 파라듐(Pd) 등의 도전성금속으로 형성하는 커패시터의 제조방법.
- 제 1 항에 있어서, 상기 필라를 산화실리콘으로 증착하고 노드마스크를 사용하는 포토리쏘그래피방법으로 패터닝하여 형성하는 커패시터의 제조방법.
- 제 1 항에 있어서, 상기 유전막을 산화탄탈늄(Ta2O5), PZT(Pb(Zr Ti)O3) 또는, BST((Ba Sr)TiO3)의 고유전 물질로 형성하는 커패시터의 제조방법.
- 제 4 항에 있어서, 상기 유전막을 상기 필라를 포함하는 식각정지층의 표면에 상기 고유전물질을 증착하고 상기 식각정지막 및 필라의 상부 표면이 노출되도록 에치 백하여 형성하는 커패시터의 제조방법.
- 제 1 항에 있어서, 상기 전도층 상의 절연막 및 금속층을 화학-기계적 연마(Chemical-Mechanical Polishing) 방법으로 연마하는 커패시터의 제조방법.
- 기판 상에 필라를 형성하는 공정과, 상기 필라의 측면에 유전막을 형성하는 공정과, 상기 필라를 제거하고 상기 기판과 상기 유전막 상에 전도층을 형성하는 공정과, 상기 전도층의 상기 유전막의 상층부와 대응하는 부분을 식각하여 상기 유전막의 상기 제 1 측면에 대응하는 부분과 상기 제 2 측면에 대응하는 부분을 분리하여 제 1 및 제 2 전극을 형성하는 공정을 구비하는 커패시터의 제조방법.
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