KR100292693B1 - 캐패시터및그제조방법 - Google Patents
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Abstract
본 발명은 커패시터 및 그 제조방법에 관한 것으로서, 특히, 반도체장치의 정전 용량을 증가시킬 수 있도록 캐패시터의 스토리지전극 표면에 반구형의 스토리지 전극과 스토리지전극의 표면을 천공시켜 홀을 형성한 반도체장치의 캐패시터 및 그 제조방법에 관한 것이다.
본 발명에 따른 반도체장치의 캐패시터는 불순물 확산영역이 형성된 반도체기판 위에 차례로 형성된 제 1 산화막 및 질화막과, 제 1 산화막과 질화막을 관통하며 불순물 확산영역과 접촉하는 도전성 물질로 이루어지고 질화막 표면으로 부터 돌출된 스토리지전극 노드와, 돌출된 스토리지전극 노드 부위에 서로 평행하게 분리된 도전물질로 이루어진 패널 형태의 질화막과 분리된 제 1 핀과 돌출된 스토리지전극 노드의 최상부 표면에서 연장된 도전성 기둥에 의하여 지지되어 있는 제 2 핀과, 제 1 핀과 제 2 핀 상측 표면에 형성된 다수개의 반구형 도전물질군과, 반구형 도전물질군의 중앙부위와 그 하부의 제 1 핀과 제 2 핀을 관통하는 다수개의 홀과, 노출된 제 1 핀/제 2 핀/ 반구형 도전물질군/스토리지전극 노드의 전 표면에 형성된 유전막과, 유전막 위에 형성된 플레이트전극을 포함하여 이루어진다.
Description
본 발명은 캐패시터 및 그 제조방법에 관한 것으로서, 특히, 반도체장치의 정전 용량을 증가시킬 수 있도록 캐패시터의 스토리지전극 표면에 반구형의 스토리지 전극과 스토리지전극의 표면을 천공시켜 홀을 형성한 반도체장치의 캐패시터 및 그 제조방법에 관한 것이다.
반도체장치의 고집적화에 따라 셀(cell) 면적이 축소되어도 커패시터가 일정한 축전 용량을 갖도록 축전 밀도를 증가시키기 위한 많은 연구가 진행되고 있다. 축전 용량을 증가시키기 위해서는 커패시터를 적층(stacked) 또는 핀(fin) 구조 등의 3차원 구조로 형성하여 유전체의 표면적을 증가시켰다.
도 1a 내지 도 1 c는 종래 기술에 따른 커패시터 제조방법을 도시하는 공정단면도이다.
도 1a를 참조하면, P형의 반도체기판(1) 상에 트랜지스터(도시 안함)를 형성한다. 상기 트랜지스터는 반도체기판(1) 상에 게이트산화막(도시안함)을 형성하고, 이 게이트산화막 상에 불순물이 도핑된 다결정실리콘을 증착한 후 패터닝하여 게이트전극(도시안함)을 형성한다. 그리고, 반도체기판(1)의 노출된 부분에 N형의 불순물을 고농도로 도핑하여 소오스 및 드레인영역으로 이용되는 확산영역(2)을 형성한다. 상기에서 게이트전극의 상부에 캡산화막(도시 안함)을 형성하고 측면에 LDD(Lightly Doped Drain) 구조를 형성하는 측벽을 형성할 수도 있다. 그리고, 상술한 구조의 전 표면에 화학기상증착(Chemical Vapor Deposition : 이하, CVD라 칭함) 방법으로 산화실리콘을 증착하여 절연층(3)으로 제 1 산화막(3)을 형성하고 그 위에 차례로 질화막(4)과 제 2 산화막(5)을 형성한다.
그리고, 제 2 산화막(5), 질화막(4) 그리고 제 1 산화막(3)을 확산영역(2)의 소정 부분이 노출되도록 포토레지스트패턴(6)을 형성하여 포토리쏘그래피(photolithography)으로 제거하여 콘택홀(7)을 형성한다. 이 때, 캡산화막 및 측벽은 오정렬되어 식각시 게이트전극이 노출되는 것을 방지하며, 콘택홀(7)은 스토리지전극 노드가 형성될 부위가 된다.
도 1b를 참조하면, 포토레지스트패턴을 제거한 다음, 콘택홀(7)을 충분히 매립하도록 제 2 산화막(5) 상에 불순물이 도핑된 제 1 다결정실리콘층(8)을 CVD 방법으로 확산영역(2)과 접촉되어 전기적으로 연결되도록 증착한다. 그리고, 제 1 다결정실리콘층(8) 상에 제 3 산화막(9)을 형성한 다음 콘택홀(7) 형성시 사용한 마스크를 이용하여 콘택홀 상부에 위치한 제 1 폴리실리콘층(8) 표면을 노출시키도록 제 3 산화막(9)의 일부를 포토리쏘그래피 방법으로 제거한다.
그리고 노출된 제 1 폴리실리콘층(8) 표면을 포함하는 제 3 산화막(9) 표면에 도핑된 제 2 다결정실리콘층(10)을 증착하여 형성한다.
제 2 다결정실리콘층(10) 위에 포토레지스트를 도포한 다음 스토리지전극이 정의하는 마스크를 이용한 노광 및 현상을 포토레지스트에 실시하여 식각마스크를 형성한 다음 이를 이용하여 제 2 산화막(5)이 노출되도록 제 2 다결정실리콘층(10), 제 3 산화막(9) 그리고 제 1 다결정실리콘층(8)을 차례로 식각하여 스토리지전극을 패터닝한다. 그 다음 포토레지스트패턴을 제거한다.
이후, 도시되지는 않았으나, 잔류한 제 3 산화막과 제 2 산화막을 습식식각으로 제거하여 스토리지전극(10, 8) 표면을 노출시킨다.
그리고, 스토리지전극(10, 8)의 표면 상에 유전층을 형성한다. 유전층은 스토리지전극(10, 8)의 표면에 질화막을 증착하고 이 질화막을 산화하므로써 형성된다. 상기에서, 스토리지전극의 표면적이 핀구조의 적층구조로 형성되어 크므로 유전층의 표면적도 크게 형성된다. 그리고, 유전층 및 질화막(4) 상에 불순물이 도핑된 다결정실리콘층을 증착하여 플레이트전극을 형성하므로서 캐패시터를 완성한다.
그러나, 상술한 종래의 커패시터의 제조방법은 스토리지전극의 표면적을 증가시키기 위해 2 핀 구조의 스토리지전극을 형성하였으나 디램 메모리 등의 고집적소자 제조시에 공간적 제약 마진이 줄어듦에 따라 단위공간당 캐패시턴스의 증가가 더 필요한 문제점이 있다.
따라서, 본 발명의 목적은 스토리지전극상에 다수개의 반구형 폴리실리콘군을 형성하고, 이들의 표면에 구멍을 뚫으므로서 표면적을 증가시키고, 또한 , 이러한 스토리지전극을 적층구조로 형성하므로서 단차마진을 확보하고 캐패시턴스를 증가시키는 반도체장치의 캐패시터 및 그 제조방법을 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명에 따른 반도체장치의 캐패시터는 불순물 확산영역이 형성된 반도체기판 위에 차례로 형성된 제 1 산화막 및 질화막과, 제 1 산화막과 질화막을 관통하며 불순물 확산영역과 접촉하는 도전성 물질로 이루어지고 질화막 표면으로 부터 돌출된 스토리지전극 노드와, 돌출된 스토리지전극 노드 부위에 서로 평행하게 분리된 도전물질로 이루어진 패널 형태의 질화막과 분리된 제 1 핀과 돌출된 스토리지전극 노드의 최상부 표면에서 연장된 도전성 기둥에 의하여 지지되어 있는 제 2 핀과, 제 1 핀과 제 2 핀 상측 표면에 형성된 다수개의 반구형 도전물질군과, 반구형 도전물질군의 중앙부위와 그 하부의 제 1 핀과 제 2 핀을 관통하는 다수개의 홀과, 노출된 제 1 핀/제 2 핀/ 반구형 도전물질군/스토리지전극 노드의 전 표면에 형성된 유전막과, 유전막 위에 형성된 플레이트전극을 포함하여 이루어진다.
상기 목적을 달성하기 위한 본 발명에 따른 캐패시터의 제조방법은 게이트전극 및 불순물영역을 포함하는 트랜지스터가 형성된 반도체기판 상에 제 1 절연층과 제 2 절연층 그리고 제 3 절연층을 차례로 형성하는 단계와, 제 1 절연층과 제 2 절연층 그리고 제 3 절연층의 소정 부위를 제거하여 불순물영역을 노출시키는 제 1 콘택홀을 형성하는 단계와, 제 1 콘택홀을 매립하도록 제 3 절연막 위에 제 1 도전층을 형성하는 단계와, 제 1 도전층 표면에 도전성 물질로 다수개의 제 1 돌출부를 형성하는 단계와, 제 1 돌출부의 중앙부위로 부터 제 1 도전층을 관통하여 제 3 절연막 표면을 노출시키는 다수개의 제 1 홀을 형성하는 단계와, 제 1 홀을 충분히 매립하는 두께의 제 4 절연막을 제 1 돌출부와 제 1 도전층 위에 형성하는 단계와, 제 4 절연막의 소정부위를 제거하여 제 1 콘택홀 상부의 제 1 도전층 및 돌출부를 노출시키는 제 2 콘택홀을 형성하는 단계와, 제 2 콘택홀을 충분히 매립하는 두께의 제 2 도전층을 제 4 절연막 위에 형성하는 단계와, 제 2 도전층 표면에 제 1 돌출부와 동일한 제 2 돌출부를 형성하는 단계와, 제 2 돌출부의 중앙부위로 부터 제 2 도전층을 관통하여 제 4 절연막 표면을 노출시키는 다수개의 제 2 홀을 형성하는 단계와, 제 1 도전층/제 2 도전층/제 1 돌출부/제 2 돌출부와 제 4 절연막 및 제 3 절연막을 패터닝하여 적층 구조의 스토리지전극을 형성하는 단계와, 잔류한 제 4 절연막과 제 3 절연막을 제거하는 단계와, 노출된 제 1 도전층/제 2 도전층/제 1 돌출부/제 2 돌출부의 표면에 유전층을 형성하고 유전층 및 제 2 절연막 상에 플레이트전극을 형성하는 단계를 포함하여 이루어진다.
도 1a 내지 도 1 c는 종래 기술에 따른 캐패시터 제조방법을 도시하는 공정단면도
도 2a 내지 도 2e는 본 발명에 따른 캐패시터 제조방법을 도시하는 공정단면도
도 3은 본 발명에 따라 제조된 캐패시터의 단면도
이하, 첨부한 도면을 참조하여 본 발명을 상세히 설명한다.
도 2a 내지 도 2e는 본 발명에 따른 커패시터 제조방법을 도시하는 공정단면도이다.
도 2a를 참조하면, P형의 반도체기판(21) 상에 트랜지스터(도시 안함)를 형성한다. 상기 트랜지스터는 반도체기판(21) 상에 게이트산화막(도시안함)을 형성하고, 이 게이트산화막 상에 불순물이 도핑된 다결정실리콘을 증착한 후 패터닝하여 게이트전극(도시안함)을 형성한다. 그리고, 반도체기판(21)의 노출된 부분에 N형의 불순물을 고농도로 도핑하여 소오스 및 드레인영역으로 이용되는 확산영역(22)을 형성한다. 상기에서 게이트전극의 상부에 캡산화막(도시 안함)을 형성하고 측면에 LDD(Lightly Doped Drain) 구조를 형성하는 측벽을 형성할 수도 있다. 그리고, 상술한 구조의 전 표면에 화학기상증착(Chemical Vapor Deposition : 이하, CVD라 칭함) 방법으로 산화실리콘을 증착하여 층간절연층(23)으로 제 1 산화막(23)을 형성하고 그 위에 차례로 질화막(24)과 제 2 산화막(25)을 형성한다.
그리고, 제 2 산화막(25), 질화막(24) 그리고 제 1 산화막(23)을 확산영역(22)의 소정 부분이 노출되도록 포토레지스트패턴(26)을 형성하여 포토리쏘그래피(photolithography)으로 제거하여 콘택홀(27)을 형성한다. 이 때, 캡산화막 및 측벽은 오정렬되어 식각시 게이트전극이 노출되는 것을 방지하며, 콘택홀(27)은 스토리지전극 노드가 형성될 부위가 된다.
도 2b를 참조하면, 포토레지스트패턴을 제거한 다음, 콘택홀(72)을 충분히 매립하도록 제 2 산화막(25) 상에 불순물이 도핑된 제 1 다결정실리콘층(28)을 CVD 방법으로 확산영역(22)과 접촉되어 전기적으로 연결되도록 증착한다.
그리고, 제 1 다결정실리콘층(28) 표면에 불순물이 도핑된 제 1 반구형 다결정실리콘군(29)을 형성한다. 제 1 반구형 다결정실리콘군(29)은 1.0 × 10-7 ∼ 5.0 × 10-8torr 정도의 진공 상태에서 SiH4 가스를 흘리면서 열처리하면 제 1 다결정실리콘층(28) 표면에 다결정실리콘이 반구형으로 증착되므로써 형성된다.
그 다음, 노출된 제 1 다결정실리콘층(28) 표면과 제 1 반구형 다결정실리콘군(29) 표면에 제 3 산화막(30)을 형성한 다음 에치백하여 제 1 반구형 다결정실리콘군(29)의 상부 표면을 노출시킨다. 그리고, 산화막과 다결정실리콘에 대하여 다른 식각률을 갖는 식각제를 사용하여 제 1 반구형 다결정실리콘군(29)의 노출된 부위와 이로 부터 얼라인된 그 하부의 제 1 다결정실리콘층(28)을 이방성식각으로 제거하여 제 2 산화막(25)의 표면을 노출시키는 다수개의 제 1 홀(hole)을 형성한다. 그리고, 잔류한 제 3 산화막을 제거한다.
도 2d를 참조하면, 다수개의 제 1 홀을 충분히 매립하고 제 1 반구형 다결정실리콘군(29) 및 노출된 제 1 다결정실리콘층(28) 표면에 평탄화층으로 제 4 산화막(30)을 증착하여 형성한다.
그리고, 콘택홀(7) 형성시 사용한 마스크를 이용하여 콘택홀(7) 상부에 위치하는 제 4 산화막을 포토리쏘그래피로 제거하여 제 1 다결정실리콘층(28) 및 제 1 반구형 다결정실리콘군(29)의 표면을 노출시키는 제 2 콘택홀을 형성한다.
그 다음 제 2 콘택홀을 충분히 매립하는 두께로 제 4 산화막(30) 위에 불순물이 도핑된 제 2 다결정실리콘층(31)을 증착하여 형성한 후, 그(31) 위에 제 2 반구형 다결정실리콘군(32)을 형성한다. 이때, 제 2 반구형 다결정실리콘군(32)은 제 1 반구형 다결정실리콘군(29) 형성방법과 동일한 분위기와 방법으로 형성한다.
그리고, 제 2 반구형 다결정실리콘군(32) 위에 제 5 산화막(33)을 형성한 다음 그 표면에 에치백을 실시하여 제 2 반구형 다결정실리콘군(32)의 상부 표면을 노출시킨 다음, 제 1 홀 형성방법과 동일한 방법으로 제 4 산화막(30)의 표면을 노출시키는 다수개의 제 2 홀을 형성한다.
도 2e를 참조하면, 잔류한 제 5 산화막(33)을 제거한 다음, 잔류한 제 4 산화막(30)과 제 2 산화막(25)을 습식식각으로 제거하여 반구형 표면을 갖는 2 핀 구조의 스토리지전극(32, 31, 29, 28)을 형성한다. 이때 스토리지전극은 2개 층의 적층 구조와 각각의 핀의 상부 표면에 반구형 구조물을 가지며 또한 각가의 핀에는 다수개의 홀 들이 천공되어 형성되어 있으므로 전극의 표면적이 극대화 되어 있다. 따라서, 한정된 공간에서 캐패시터의 정전용량을 최대화시키게 된다.
이후, 도시되지는 않았으나, 스토리지전극(32, 31, 29, 28)의 표면 상에 유전층을 형성한다. 유전층은 스토리지전극(32, 31, 29, 28)의 표면에 질화막을 증착하고 이 질화막을 산화하므로써 형성된다. 상기에서, 스토리지전극의 표면적이 핀구조의 적층구조로 형성되고 그 표면에 반구형 구조물이 다수개 존재하고 각가의 층에는 홀들이 형성되어 유전층의 표면적도 크게 형성된다. 그리고, 유전층 및 질화막(24) 상에 불순물이 도핑된 다결정실리콘층을 증착하여 플레이트전극을 형성하므로서 캐패시터를 완성한다.
그리고, 본 발명에 따라 제조된 캐패시터는 2 핀 구조로 되어있지만, 이에 그치지 아니하고 복수개의 핀 구조를 갖으며 각각의 핀 상에는 역시 본 발명에서와 같은 천공된 표면 및 반구형 구조물을 갖는 다양한 실시예에 적용된다.
도 3은 본 발명에 따라 제조된 2 핀 구조를 갖는 캐패시터의 스토리지전극 단면도이다.
도 3을 참조하면, 불순물 확산영역(22)이 형성된 반도체기판(21) 위에 제 1 산화막(23)과 질화막(24)이 차례로 형성되어 있고, 제 1 산화막(23)과 질화막(24)을 관통하며 불순물 확산영역(22)과 접촉하는 도전성 물질로 이루어진 스토리지전극 노드(28)가 질화막(24) 표면으로 부터 돌출되어 있다.
돌출된 스토리지전극 노드(28)는 그 돌출 부위에 서로 평행하게 분리된 도전물질로 이루어진 패널(panel) 형태의 제 1 핀(28)과 제 2 핀(31)을 가지며, 이들 제 2 핀(31)은 돌출된 스토리지전극 노드(28)의 최상부 표면에서 제 2 핀(31)에서 연장된 기둥에 의하여 지지되어 있으며, 제 1 핀(28)은 질화막(24)과 분리되어 있다.
그리고 제 1 핀(28)과 제 2 핀(31) 상측 표면에는 다수개의 반구형 도전물질군이 형성되어 있으며, 이들 반구형 도전물질군의 중앙부위와 그 하부의 핀들(28, 31)을 관통하는 다수개의 홀들이 형성되어 있다.
도시되지는 않았으나, 이러한 노출된 스토리지전극의 전 표면에는 유전막이 입혀지며, 그 위에 플레이트전극이 형성되어 캐패시터를 구성한다.
따라서, 본 발명은 반구형 구조물이 표면에 형성되고 천공된 형태를 갖는 적층구조의 핀들을 갖는 스토리지전극을 형성하고 또한 천공시 발생하는 파티클 역시 표면적 증가에 기여하므로서 스토리지전극의 총 표면적이 증가되며 이에 의해 유전층의 표면적도 크게 형성되므로 정전용량이 증가되는 장점이 있다.
Claims (9)
- 불순물 확산영역이 형성된 반도체기판 위에 차례로 형성된 제 1 산화막 및 질화막과,상기 제 1 산화막과 상기 질화막을 관통하며 상기 불순물 확산영역과 접촉하는 도전성 물질로 이루어지고 상기 질화막 표면으로 부터 돌출된 스토리지전극 노드와,돌출된 상기 스토리지전극 노드 부위에 서로 평행하게 분리된 도전물질로 이루어진 패널 형태의 상기 질화막과 분리된 제 1 핀과 돌출된 상기 스토리지전극 노드의 최상부 표면에서 연장된 도전성 기둥에 의하여 지지되어 있는 제 2 핀과,상기 제 1 핀과 상기 제 2 핀 상측 표면에 형성된 다수개의 반구형 도전물질군과,상기 반구형 도전물질군의 중앙부위와 그 하부의 상기 제 1 핀과 상기 제 2핀을 관통하는 다수개의 홀과,노출된 상기 제 1 핀/제 2 핀/ 반구형 도전물질군/스토리지전극 노드의 전 표면에 형성된 유전막과,상기 유전막 위에 형성된 플레이트전극으로 이루어진 캐패시터.
- 게이트전극 및 불순물영역을 포함하는 트랜지스터가 형성된 반도체기판 상에 제 1 절연층과 제 2 절연층 그리고 제 3 절연층을 차례로 형성하는 단계와,상기 제 1 절연층과 제 2 절연층 그리고 제 3 절연층의 소정 부위를 제거하여 상기 불순물영역을 노출시키는 제 1 콘택홀을 형성하는 단계와,상기 제 1 콘택홀을 매립하도록 상기 제 3 절연막 위에 제 1 도전층을 형성하는 단계와,상기 제 1 도전층 표면에 도전성 물질로 다수개의 제 1 돌출부를 형성하는 단계와,상기 제 1 돌출부의 중앙부위로 부터 상기 제 1 도전층을 관통하여 상기 제 3 절연막 표면을 노출시키는 다수개의 제 1 홀을 형성하는 단계와,상기 제 1 홀을 충분히 매립하는 두께의 제 4 절연막을 상기 제 1 돌출부와 상기 제 1 도전층 위에 형성하는 단계와,상기 제 4 절연막의 소정부위를 제거하여 상기 제 1 콘택홀 상부의 상기 제 1 도전층 및 상기 돌출부를 노출시키는 제 2 콘택홀을 형성하는 단계와,상기 제 2 콘택홀을 충분히 매립하는 두께의 제 2 도전층을 상기 제 4 절연막 위에 형성하는 단계와,상기 제 2 도전층 표면에 상기 제 1 돌출부와 동일한 제 2 돌출부를 형성하는 단계와,상기 제 2 돌출부의 중앙부위로 부터 상기 제 2 도전층을 관통하여 상기 제 4 절연막 표면을 노출시키는 다수개의 제 2 홀을 형성하는 단계와,상기 제 1 도전층/제 2 도전층/제 1 돌출부/제 2 돌출부와 상기 제 4 절연막 및 상기 제 3 절연막을 패터닝하여 적층 구조의 스토리지전극을 형성하는 단계와,잔류한 상기 제 4 절연막과 상기 제 3 절연막을 제거하는 단계와,노출된 상기 제 1 도전층/제 2 도전층/제 1 돌출부/제 2 돌출부의 표면에유전층을 형성하고 상기 유전층 및 상기 제 2 절연막 상에 플레이트전극을 형성하는 공정을 구비하는 캐패시터의 제조방법.
- 청구항 2에 있어서, 상기 제 2 절연층은 질화막으로 형성하는 캐패시터 제조방법.
- 청구항 2에 있어서, 상기 제 1 도전층 및 제 2 도전층은 불순물이 도핑된 다결정실리콘으로 형성하는 것이 특징인 캐패시터 제조방법.
- 청구항 2에 있어서, 상기 제 1 돌출부와 상기 제 2 돌출부 형성단계는,상기 제 1 도전층과 상기 제 2 도전층 표면에 1.0 × 10-7 ∼ 5.0 × 10-8torr 정도의 진공 상태에서 SiH4 가스를 흘리면서 열처리하여 형성하는 단계를 더 포함하여 형성하는 것이 특징인 캐패시터 제조방법.
- 청구항 2에 있어서, 상기 제 1 홀을 형성하는 단계는,상기 돌출부와 상기 제 1 도전층 위에 상기 제 1 도전층 및 상기 돌출부와 상이한 식각률을 갖는 희생층을 형성하는 단계와,상기 희생층을 에치백하여 상기 돌출부위 상부 표면을 노출시키는 단계와,잔류한 상기 희생층을 식각마스크로 이용하여 이로 부터 보호되지 아니하는 부위의 상기 돌출부 및 상기 제 1 도전층을 제거하는 단계를 더 포함하여 이루어진 것이 특징인 캐패시터 제조방법.
- 청구항 2에 있어서,상기 제 1 도전층, 상기 제 2 도전층, 상기 돌출부와 상기 플레이트전극을 불순물이 도핑된 다결정실리콘층으로 형성하는 캐패시터 제조방법.
- 청구항 2에 있어서, 상기 유전층을 산화탄탈늄(Ta2O5), PZT(Pb(Zr Ti)O3), PLZT((Pb La)(Zr Ti)O3) 또는 BST((Ba Sr)TiO3)의 고유전 물질을 MOCVD(Metal Organic CVD) 방법으로 증착하여 형성하는 캐패시터 제조방법.
- 청구항 2에 있어서, 상기 적층 구조는 두개 이상의 층으로 형성하는 것이 특징인 캐패시터 제조방법.
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| KR950013904B1 (ko) * | 1992-02-13 | 1995-11-17 | 삼성전자주식회사 | 반도체 메모리장치의 커패시터 제조방법 |
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