KR100367732B1 - 커패시터 제조방법 - Google Patents

Abstract

본 발명은 커패시터 제조방법에 관한 것으로, 종래 커패시터 제조방법은 정전용량의 증대에 한계가 있어 초고집적 반도체 장치에는 적용할 수 없는 문제점이 있었다. 이와 같은 문제점을 감안한 본 발명은 반도체 소자가 형성된 기판의 상부에 제1절연막과 제1질화막을 순차적으로 증착한 후, 그 제1질화막과 제2절연막에 콘택홀을 형성하여 상기 반도체 소자의 특정영역을 노출시킨 후, 그 상부전면에 제1다결정실리콘을 증착하는 단계와; 상기 제1다결정실리콘의 상부에 제2다결정실리콘을 증착하고, 불순물 주입과 열처리 후그 제2다결정실리콘의 상부에 제2질화막을 증착하여, 상기 제2다결정실리콘과 제2질화막의 계면에서 층간막이 형성되도록 하는 단계와; 사진식각공정을 통해 상기 제2질화막, 층간막, 제2다결정실리콘 및 그 하부의 제1다결정실리콘을 패터닝하여 상기 제1질화막과 제1절연막에 형성한 콘택홀을 중심으로 소정의 면적을 차지하는 하부전극 패턴을 형성하는단계와; 습식식각공정을 통해 상기 제2질화막과 제1질화막을 제거하고, 상기 층간막의 일부를 잔존시켜 반구형 층간막 패턴을 형성하고, 그 반구형 층간막 패턴을 식각마스크로하는 식각공정으로 상기 제2다결정실리콘을 소정의 깊이로 건식식각하여 커패시터 하부전극의 용량을 증대시키는 단계로 구성되어 커패시터하부전극을 복수의 기둥형태로 형성하여 용량을 증대시켜 초고집적 반도체 장치에 적용가능한 효과가 있다.

Description

커패시터 제조방법{MANUFACTURING METHOD FOR CAPACITOR}

본 발명은 커패시터 제조방법에 관한 것으로, 특히 질화막 패턴을 이용한 선택적 식각공정으로 커패시터의 하부전극을 복수의 기둥형태로 형성하여 그 표면적을 확장하여 커패시터의 정전용량을 증대시키는데 적당하도록 한 커패시터 제조방법에 관한 것이다.

도1a 내지 도1d는 종래 커패시터 제조공정 수순단면도로서, 이에 도시한 바와 같이 반도체 소자가 형성된 기판(1)의 상부전면에 절연막(2)을 증착하고, 그 절연막의 상부에 질화막(3)을 증착한 후, 상기 질화막(3)과 절연막(2)에 콘택홀을 형성하여 상기 기판(1)에 형성한 반도체 소자의 특정영역을 노출시키는 단계(도1a)와; 상기 구조의 상부전면에 다결정실리콘(4)을 증착하고, 그 상부전면에 산화막(5)을 증착하는 단계(도1b)와; 상기 산화막(5)을 사진식각공정으로 식각하여 패터닝하여 상기 질화막(3)과 절연막(2)에 형성한 콘택홀의 상부에 위치하는 패턴을 형성하고, 그 산화막(5) 패턴을 식각마스크로 노출된 다결정실리콘(4)을 식각하는 단계(도1c)와; 상기 산화막(5) 패턴과 다결정실리콘(4)의 식각영역 측면에 다결정실리콘 측벽(6)을 형성한 후, 상기 산화막(5) 패턴을 제거하는 단계(도1d)를 포함하여 구성된다.

이하, 상기와 같이 구성된 종래 커패시터 제조방법을 좀 더 상세히 설명한다.

먼저, 도1a에 도시한 바와 같이 기판(1)에 모스 트랜지스터 등의 반도체 소자를 형성한다. 여기서는 디램을 구현하기 위해 셀트랜지스터와 비트라인 등이 형성된 도면을 제시하고 있다.

그 다음, 상기 반도체 소자가 형성된 기판(1)의 상부전면에 절연막(2)과 질화막(3)을 순차적으로 증착한다.

그 다음, 상기 질화막(3)의 상부전면에 포토레지스트(도면 미도시)를 도포하고 노광 및 현상하여 상기 질화막(3)의 일부를 노출시키는 패턴을 형성한 후, 그 포토레지스트 패턴을 식각마스크로 사용하는 식각공정으로 상기 노출된 질화막(3)과 절연막(2)에 콘택홀을 형성하여, 상기 기판에 형성한 반도체 소자의 특정영역을 노출시킨다.

그 다음, 도1b에 도시한 바와 같이 상기 포토레지스트 패턴을 제거하고, 그 콘택홀이 형성된 질화막(3)의 상부전면에 다결정실리콘(4)을 증착한다. 이때의 다결정실리콘(4)을 커패시터 하부전극의 일부가 되며, 그 커패시터와 상기 반도체 소자의 특정영역을 연결하는 역할을 한다.

그 다음, 상기 다결정실리콘(4)의 상부전면에 산화막(5)을 증착한다. 이때, 산화막(5)의 두께는 커패시터의 용량을 결정하는 요소가 되며, 그 두께가 두꺼울수록 커패시터의 용량은 증대되나 일정 두께 이상이면 식각이 용이하지 않고, 이후의 공정에서 다결정실리콘 측벽의 두께가 두꺼워져 커패시터간에 전기적인 접촉이 이루어질 수 있게 되므로 적당한 두께를 선택해야 한다.

그 다음, 도1c에 도시한 바와 같이 상기 산화막(5)의 상부에 포토레지스트(도면 미도시)를 도포하고, 노광 및 현상하여 상기 질화막(3)에 형성한 콘택홀을 중심으로 소정의 면적을 갖는 산화막(5) 패턴을 형성한다.

그 다음, 상기 포토레지스트 패턴을 제거하고, 상기 산화막(5) 패턴을 식각마스크로 하는 식각공정으로 그 하부에 노출된 다결정실리콘(4)을 식각하여 커패시터의 하부전극을 분리하여 복수의 커패시터 제조가 가능하게 한다.

그 다음, 도1d에 도시한 바와 같이 상기 구조의 상부전면에 다결정실리콘을 증착하고, 그 다결정실리콘을 건식식각하여 산화막(5) 패턴과 다결정실리콘(4)의 식각영역 측면에 위치하는 다결정실리콘 측벽(6)을 형성한다.

그 다음, 선택적 식각공정을 통해 상기 산화막(5) 패턴을 제거하여 커패시터의 하부전극을 노출시킨다.

이후의 공정에서는 상기 다결정실리콘(4)과 다결정실리콘 측벽(6)으로 이루어지는 커패시터 하부전극의 상부에 유전막을 도포하고, 그 유전막의 상부전면에 커패시터의 상부전극인 다결정실리콘을 증착하여 커패시터를 완성하게 된다.

상기와 같이 종래 커패시터 제조방법은 다결정실리콘 측벽(6)을 사용하여 커패시터의 정전용량을 증대시켰다.

그러나, 상기와 같은 종래 커패시터 제조방법은 반도체 장치의 집적도가 심화될수록 그 정전용량의 확보가 어려우며, 그 정전용량의 증대에 한계가 있어 초고집적 반도체 장치에 적용할 수 없는 문제점이 있었다.

이와 같은 문제점을 감안한 본 발명은 좁은 면적에서 그 표면적을 최대화하여 정전용량을 증대시킬 수 있는 커패시터 제조방법을 제공함에 그 목적이 있다.

도1a 내지 도1d는 종래 커패시터 제조공정 수순단면도.

도2a 내지 도2e는 본 발명 커패시터 제조공정 수순단면도.

도3은 본 발명을 통해 제조한 커패시터 하부전극의 전자현미경 사진.

***도면의 주요 부분에 대한 부호의 설명***

1:기판 2:절연막

3,6:질화막 4,5,9:다결정실리콘

7:반구형 층간막 패턴 8:유전막

10:층간막

상기와 같은 목적은 반도체 소자가 형성된 기판의 상부에 제1절연막과 제1질화막을 순차적으로 증착한 후, 그 제1질화막과 제1절연막에 콘택홀을 형성하여 상기 반도체 소자의 특정영역을 노출시킨 후, 그 상부전면에 제1다결정실리콘을 증착하는 단계와; 상기 제1다결정실리콘의 상부에 제2다결정실리콘을 증착하고, 불순물 주입과 열처리 후그 제2다결정실리콘의 상부에 제2질화막을 증착하여, 상기 제2다결정실리콘과 제2질화막의 계면에서 층간막이 형성되도록 하는 단계와; 사진식각공정을 통해 상기 제2질화막, 층간막, 제2다결정실리콘 및 그 하부의 제1다결정실리콘을 패터닝하여 상기 제1질화막과 제1절연막에 형성한 콘택홀을 중심으로 소정의 면적을 차지하는 하부전극 패턴을 형성하는단계와; 습식식각공정을 통해 상기 제2질화막과 제1질화막을 제거하고, 상기 층간막의 일부를 잔존시켜 반구형 층간막 패턴을 형성하고, 그 반구형 층간막 패턴을 식각마스크로하는 식각공정으로 상기 제2다결정실리콘을 소정의 깊이로 건식식각하여 커패시터 하부전극의 용량을 증대시키는 단계로 구성함으로써, 달성되는 것으로, 이와 같은 본 발명을 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.

도2a 내지 도2e는 본 발명 커패시터 제조공정 수순단면도로서, 이에 도시한 바와 같이 반도체 소자가 형성된 기판(1)의 상부에 절연막(2)과 질화막(3)을 순차적으로 증착한 후, 그 질화막(3)과 절연막(2)에 콘택홀을 형성하여 상기 반도체 소자의 특정영역을 노출시킨 후, 그 상부전면에 다결정실리콘(4)을 증착하는 단계(도2a)와; 상기 다결정실리콘(4)의 상부에 다결정실리콘(5)을 두껍게 증착하고, 그 다결정실리콘(5)의 상부에 질화막(6)을 증착하는 단계(도2b)와; 사진식각공정을 통해 상기 질화막(6), 다결정실리콘(5) 및 그 하부의 다결정실리콘(4)을 패터닝하여 커패시터의 하부전극을 분리하는 단계(도2c)와; 습식식각공정을 통해 상기 다결정실리콘(5)의 상부에 잔존하는 질화막(6)과 상기 절연막(2)의 상부에 위치하는 질화막(3)을 식각하여 반구형 층간막 패턴(7)을 형성하고, 그 반구형 층간막 패턴(7)을 식각마스크로하는 식각공정으로 상기 다결정실리콘(5)을 소정의 깊이로 건식식각하여 커패시터 하부전극의 용량을 증대시키는 단계(도2d)와; 상기 반구형 층간막 패턴(7)을 제거하고, 상기 구조의 상부전면에 유전막(8)과 다결정실리콘(9)을 증착하는 단계(도2e)를 포함하여 구성된다.

이하, 상기와 같은 본 발명 커패시터 제조방법을 좀 더 상세히 설명한다.

먼저, 도2a에 도시한 바와 같이 기판(1)에 셀트랜지스터, 비트라인, 커패시터 플러그를 포함하는 반도체 소자를 형성하고, 그 상부전면에 상부면이 평탄한 절연막(2)과 질화막(3)을 순차적으로 증착한다.

그 다음, 사진식각공정을 통해 상기 질화막(3)과 절연막(2)에 콘택홀을 형성하여 상기 반도체 소자의 특정영역인 커패시터 플러그를 노출시킨다.

그 다음, 상기 구조의 상부전면에 다결정실리콘(4)을 증착하여, 커패시터 하부전극의 하부영역 및 커패시터와 커패시터 플러그를 연결하는 콘택부를 형성한다.

그 다음, 도2b에 도시한 바와 같이 상기 다결정실리콘(4)의 상부에 다결정실리콘(5)을 증착한다. 이때 다결정실리콘(5)의 두께는 커패시터의 용량결정에 요소가 된다.

그 다음, 상기 다결정실리콘(5)에 고농도 P 이온을 주입하고, 약 900℃의 열처리를 한다.

그 다음, 상기 증착한 다결정실리콘(5)의 상부에 질화막(6)을 증착한다.

이와 같이 거친막인 다결정실리콘(5)에 P이온을 주입하고 열처리한 후, 그 상부에 질화막(6)을 증착하면, 상기 다결정실리콘(5)과 질화막(6)의 사이에는 변형된 층간막(10)이 형성된다.이때 층간막(10)은 상기 다결정실리콘(5)의 표면이 거칠어 미세요철이 존재하며, 그 미세요철내에 질화막(6)이 증착되어 형성되는 막이다. 즉, 층간막(10)은 상기 다결정실리콘(5)의 표면의 요철구조 내에 질화막(6)이 삽입되어, 평면상에서 다결정실리콘(5)과 질화막(6)이 산재하는 영역을 지칭한다.

그 다음, 도2c에 도시한 바와 같이 사진식각공정을 통해 상기 적층된 질화막(6), 다결정실리콘(5) 및 그 하부의 다결정실리콘(4)을 순차적으로 패터닝하여 상기 콘택홀을 중심으로 소정의 면적을 차지하는 커패시터의 하부전극을 형성함과 아울러 그 하부전극 간에 전기적인 접촉이 일어나지 않도록 분리하게 된다.

그 다음, 도2d에 도시한 바와 같이 습식식각공정을 통해 상기 다결정실리콘(5)의 상부에 잔존하는 질화막(6)과 상기 절연막(2)의 상부에 위치하는 질화막(3)을 제거한다. 이때, 상기 다결정실리콘(5)의 표면 요철구조 내에 위치하는 질화막(6)의 일부는 식각이 되지 않고 잔존하며, 이와 같은 식각공정에 의해 반구형 층간막 패턴(7)이 형성된다.

이때, 식각용액은 H₃PO₄를 사용하여 질화막(6),(3)은 모두 제거되나, 상기 질화막(6)과 다결정실리콘(5)의 계면에 형성된 층간막(10)은 상기 다결정실리콘(5)의 거칠기를 따라 잔존하게 된다.

그 다음, 상기 형성한 반구형 층간막 패턴(7)을 식각마스크로하는 식각공정으로 상기 다결정실리콘(5)을 소정의 깊이로 건식식각하여 커패시터 하부전극의 표면적을 증대시킨다.

도3은 본 발명을 통해 형성한 커패시터 하부전극의 전자현미경사진으로서, 기둥형태로 잔존하는 다결정실리콘(5) 패턴의 수는 많으며, 이에 따라 커패시터 하부전극의 용량은 증대된다.

그 다음, 도2e에 도시한 바와 같이 상기 반구형 층간막 패턴(7)을 제거하고, 상기 구조의 상부전면에 유전막(8)과 다결정실리콘(9)을 증착하여 커패시터의 유전막과 상부전극을 형성한다.

상기한 바와 같이 본 발명은 다결정실리콘과 질화막 사이에서 형성되는 층간막 패턴을 이용하여 하부전극을 복수의 기둥형태의 패턴으로 형성함으로써, 좁은 면적에서 큰 표면적을 갖는 커패시터 하부전극을 구현하여 초고집적 반도체 장치에 적용이 가능한 효과가 있다.

Claims (3)

1. 반도체 소자가 형성된 기판의 상부에 제1절연막과 제1질화막을 순차적으로 증착한 후, 그 제1질화막과 제1절연막에 콘택홀을 형성하여 상기 반도체 소자의 특정영역을 노출시킨 후, 그 상부전면에 제1다결정실리콘을 증착하는 단계와; 상기 제1다결정실리콘의 상부에 제2다결정실리콘을 증착하고, 불순물 주입과 열처리 후그 제2다결정실리콘의 상부에 제2질화막을 증착하여, 상기 제2다결정실리콘과 제2질화막의 계면에서 층간막이 형성되도록 하는 단계와; 사진식각공정을 통해 상기 제2질화막, 층간막, 제2다결정실리콘 및 그 하부의 제1다결정실리콘을 패터닝하여 상기 제1질화막과 제1절연막에 형성한 콘택홀을 중심으로 소정의 면적을 차지하는 하부전극 패턴을 형성하는단계와; 습식식각공정을 통해 상기 제2질화막과 제1질화막을 제거하고, 상기 층간막의 일부를 잔존시켜 반구형 층간막 패턴을 형성하고, 그 반구형 층간막 패턴을 식각마스크로하는 식각공정으로 상기 제2다결정실리콘을 소정의 깊이로 건식식각하여 커패시터 하부전극의 용량을 증대시키는 단계를 포함하여 된 것을 특징으로 하는 커패시터 제조방법.
2. 제1항에 있어서, 상기 반구형 층간막 패턴을 형성하는 습식식각공정은 H₃PO₄를 식각용액으로 사용하여, 제1질화막과 제2질화막을 모두 제거함과 아울러 상기 제2다결정실리콘의 상부면의 거칠기에 따라 상기 층간막이 부분적으로 잔존하도록 하는 것을 특징으로 하는 커패시터 제조방법.
3. 제1항에 있어서, 상기 제2다결정실리콘에 불순물 이온을 주입하고 열처리하는 공정은 P이온을 고농도로 이온주입한 후, 900℃의 온도로 열처리하는 것을 특징으로 하는 커패시터 제조방법.