KR100272535B1 - 디램(dram) 셀의 커패시터 제조 방법 - Google Patents
디램(dram) 셀의 커패시터 제조 방법 Download PDFInfo
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Abstract
본 발명은 반도체 소자 제조 방법에 관한 것으로, 특히 사진 식각 공정을 줄일 수 있는 초고집적 디램 셀의 커패시터 제조 방법에 관한 것으로, 본 발명의 디램 셀의 커패시터 제조 방법은 반도체 기판에 캡 절연막을 구비한 복수개의 워드 라인을 복수개 형성하는 단계와, 상기 워드라인 양측 반도체 기판의 액티브 영역에 소오스/드레인 불순물 영역들을 형성하는 단계와, 상기 각 워드 라인 양 측면에 제 1 측벽 절연막을 형성하는 단계와, 상기 각 소오스/드레인 불순물 영역위에 커패시터 노드 콘택용 1 플러그와 비트 라인 콘택용 제 1 플러그를 형성하는 단계와, 전면에 층간 절연막을 형성하고 상기 비트 라인 콘택용 제 1 플러그에 콘택 홀을 형성하는 단계와, 제 1 캡 절연막을 구비한 복수개의 비트 라인을 상기 비트 라인 콘택용 제 1 플러그와 연결되도록 상기 워드 라인과 수직한 방향으로 형성하는 단계와, 상기 비트 라인 양 측면에 제 2 측벽 절연막을 형성함과 동시에 상기 제 1 플러그의 표면이 노촐되도록 상기 층간 절연막을 선택적으로 제거하는 단계와, 상기 커패시터 콘택용 제 1 플러그 위에 제 2 플러그를 형성하는 단계와, 상기 제 2 캡 절연막을 소정 깊이로 제거하는 단계와, 상기 제 2 플러그 및 상기 제 2 측벽 절연막위에 커패시터의 저장 전극을 형성하는 단계와, 전면에 유전체막과 플레이드 전극을 형성하는 단계를 포함하여 이루어진 것이다.
Description
본 발명은 반도체 소자 제조 방법에 관한 것으로, 특히 사진 식각 공정을 줄일 수 있는 초고집적 디램 셀의 커패시터 제조 방법에 관한 것이다.
메가(mega)급 반도체 메모리 소자에서 기가(giga)급의 반도체 메모리 소자로 발전하면서 셀 사이즈가 감소함으로 인하여 반도체 메모리 소자의 공정도 매우 복잡하게 진행되고 있다.
이와 같은 종래의 기가급 디램 셀의 커패시터 제조 방법을 첨부된 도면을 참조하여 보다 상세히 설명하면 다음과 같다.
도 1a 내지 도 1d은 종래 및 본 발명(Related art)에 따른 디램 셀 커패시터의 공정을 나타낸 레이 아웃도이고, 도 2a 내지 도 2d는 도 1의 Ⅰ-Ⅰ' 선상의 종래 디램 셀 공정 단면도이다.
먼저, 도 1a 및 도 2a와 같이, 반도체 기판(1)에 액티브 영역(2)과 필드 영역(액티브 영역을 제외한 나머지 부분)을 정의하여 필드 영역에 필드 산화막(3)을 형성한다.
그리고 상기 액티브 영역(2)과 수직한 방향으로 복수개의 워드 라인(게이트 전극)(5)을 반도체 기판(1)에 일정 간격을 갖고 하나의 액티브 영역에 2개의 워드 라인(4)이 지나가도록 복수개의 워드 라인(4) 및 캡 절연막(도면에는 도시되지 않음)을 형성하고, 상기 워드 라인(4)을 마스크로 이용하여 상기 액티브 영역(2)에 불순물 이온 주입하여 소오스/드레인 불순물 영역(도면에는 도시되지 않음)을 형성한 후, 상기 각 워드 라인(4) 양 측면에 측벽 절연막(5)을 형성한다.
도 1b 및 도 2b와 같이, 기판 전면에 폴리 실리콘을 증착하고 CMP 공정으로 상기 워드 라인의 캡 절연막 표면이 노출되도록 상기 폴리 실리콘을 제거한 다음 다시 사진 석판술을 이용하여 폴리 실리콘을 패터닝하여 상기 각 워드 라인(4) 사이의 액티브 영역(2)위에 복수개의 제 1 플러그(6, 6a)를 형성한다. 상기 복수개의 제 1 플러그(6,6a) 중 각 액티브 영역에서 2개의 워드 라인(5) 사이에 형성되는 제 1 플러그(6a)는 도 1 (b)와 같이, 비트 라인을 형성할 부분으로 확장되도록 형성한다.
도 1c 및 도 2c와 같이, 전면에 층간 절연막(Inter Layer Dielectric, ILD, 산화막)(7)을 두껍게 증착하여 표면을 평탄화 시키고 상기 비트 라인 쪽으로 확장된 제 1 플러그(6a)에 콘택 홀(8)을 형성한다.
그리고, 전면에 텅스텐과 캡 절연막을 증착하고 사진식각 공정으로 상기 텅스텐과 캡 절연막을 패터닝하여 상기 워드 라인과 수직한 방향으로 비트라인(9)과 캡 절연막(10)을 형성한다.
전면에 절연막을 증착하고 에치백하여 상기 비트 라인(9)의 양 측면에 절연막 측벽(11)을 형성함과 동시에 상기 절연막을 에치백할 때 약간 오버에치하여 상기 제 1 플러그(6, 6a)의 층간 절연막(7)이 제거되어 제 1 플러그(6, 6a)의 표면이 노출되도록 한다.
도 1d 및 도 2d와 같이, 전면에 폴리 실리콘을 증착하고 화학적 기계 연마(CMP) 공정으로 상기 비트 라인(9) 상측의 캡 절연막(10)의 표면이 노출되도록 상기 폴리 실리콘을 제거한 후, 사진 식각 공정으로 상기 제 1 플러그(6)위에만 남도록 패터닝하여 제 2 플러그(12)를 형성한다.
도 2e와 같이, 상기 제 2 플러그(12) 상측에 커패시터의 저장 전극(13)을 형성하고, 상기 커패시터 저장 전극(13)의 표면에 유전체막(14)을 형성하고 유전체막(14)위에 플레이트 전극(15)을 형성하여 커패시터를 완성한다.
이상에서 설명한 종래의 디램 셀 커패시터의 제조 방법에 있어서는 다음과 같은 문제점이 있었다.
종래의 디램 셀 커패시터의 제조 방법에 있어서는 제 2 플러그를 형성하고 커패시터의 저장 전극을 사진 석판술을 이용하여 패터닝하므로 공정 수가 많아진다.
본 발명은 이와같은 문제점을 해결하기 위하여 안출한 것으로, 커패시터의 저장 전극 형성시 사진 석판술을 이용함이 없이 바로 저장 전극을 형성할 수 있도록 하여 공정을 단순화 시킨 디램 셀 커패시터의 제조 방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1d는 종래 및 본 발명에 따른 디램 셀 커패시터의 공정을 나타낸 레이 아웃도
도 2a 내지 도 2d는 종래의 디램 셀의 공정 단면도
도 3a 내지 도 3h는 본 발명 일 실시예의 디랜 셀의 공정 단면도
도면의 주요부분에 대한 부호의 설명
1 : 반도체 기판 2 : 액티브 영역
3 : 필드 산화막 4 : 워드 라인
5 : 측벽 절연막 6, 6a : 제 1 플러그
7 : 층간 절연막 8 : 콘택 홀
9 : 비트 라인 9a : 텅스텐
10 : 캡 절연막 10a : 산화막
11 : 측벽 절연막 12 : 제 2 플러그
13 : 커패시터 저장 전극 14 : 유전체막
15 : 플레이트 전극 17 : 전도층
이와 같은 목적을 달성하기 위한 본 발명의 디램 셀 커패시터의 제조 방법은 반도체 기판에 캡 절연막을 구비한 복수개의 워드 라인을 복수개 형성하는 단계와, 상기 워드라인 양측 반도체 기판의 액티브 영역에 소오스/드레인 불순물 영역들을 형성하는 단계와, 상기 각 워드 라인 양 측면에 제 1 측벽 절연막을 형성하는 단계와, 상기 각 소오스/드레인 불순물 영역위에 커패시터 노드 콘택용 1 플러그와 비트 라인 콘택용 제 1 플러그를 형성하는 단계와, 전면에 층간 절연막을 형성하고 상기 비트 라인 콘택용 제 1 플러그에 콘택 홀을 형성하는 단계와, 제 1 캡 절연막을 구비한 복수개의 비트 라인을 상기 비트 라인 콘택용 제 1 플러그와 연결되도록 상기 워드 라인과 수직한 방향으로 형성하는 단계와, 상기 비트 라인 양 측면에 제 2 측벽 절연막을 형성함과 동시에 상기 제 1 플러그의 표면이 노촐되도록 상기 층간 절연막을 선택적으로 제거하는 단계와, 상기 커패시터 콘택용 제 1 플러그 위에 제 2 플러그를 형성하는 단계와, 상기 제 2 캡 절연막을 소정 깊이로 제거하는 단계와, 상기 제 2 플러그 및 상기 제 2 측벽 절연막위에 커패시터의 저장 전극을 형성하는 단계와, 전면에 유전체막과 플레이드 전극을 형성하는 단계를 포함하여 이루어짐에 그 특징이 있다.
상기와 같은 본 발명의 디램 셀 커패시터의 제조 방법을 첨부된 도면을 참조하여 보다 상세하게 설명하면 다음과 같다.
도 3a 내지 도 3h는 본 발명 일 실시예의 디램 셀 커패시터의 공정을 나타낸 도 1의 Ⅰ-Ⅰ' 선상의 단면도이다.
먼저, 도 1a 및 도 3a와 같이, 반도체 기판(1)에 액티브 영역(2)과 필드 영역(액티브 영역을 제외한 나머지 부분)을 정의하여 필드 영역에 필드 산화막(3)을 형성한다.
그리고 상기 액티브 영역(2)과 수직한 방향으로 복수개의 워드 라인(게이트 전극)(5)을 반도체 기판(1)에 일정 간격을 갖고 하나의 액티브 영역에 2개의 워드 라인(4)이 지나가도록 복수개의 워드 라인(4) 및 캡 절연막(도면에는 도시되지 않음)을 형성하고, 상기 워드 라인(4)을 마스크로 이용하여 상기 액티브 영역(2)에 불순물 이온 주입하여 소오스/드레인 불순물 영역(도면에는 도시되지 않음)을 형성한 후, 상기 각 워드 라인(4) 양 측면에 측벽 절연막(5)을 형성한다.
도 1b 및 도 3b와 같이, 기판 전면에 폴리 실리콘을 증착하고 CMP 공정으로 상기 워드 라인의 캡 절연막 표면이 노출되도록 상기 폴리 실리콘을 제거한 다음, 다시 사진 석판술을 이용하여 폴리 실리콘을 패터닝하여 상기 각 워드 라인(4) 사이의 액티브 영역(2)위에 복수개의 제 1 플러그(6, 6a)를 형성한다. 상기 복수개의 제 1 플러그(6,6a) 중 각 액티브 영역에서 2개의 워드 라인(5) 사이에 형성되는 제 1 플러그(6a)는 도 1 (b)와 같이, 비트 라인을 형성할 부분으로 확장되도록 형성한다.
여기서, 도면에는 도시되지 않았지만, 상기 제 1 플러그와 차후에 형성될 제 2 플러그의 접촉 저항을 줄이기 위하여 상기 제 1 플러그의 표면에 실리 사이드층을 형성할 수도 있다.
도 1c 및 도 3c와 같이, 전면에 층간 절연막(Inter Layer Dielectric, ILD, 산화막)(7)을 두껍게 증착하여 표면을 평탄화 시키고 상기 비트 라인 쪽으로 확장된 제 1 플러그(6a)에 콘택 홀(8)을 형성한 다음, 전면에 텅스텐(9a)을 증착하고 상기 텅스텐(9a)위에 산화막(10a)을 두껍게 증착한다.
즉, 상기 산화막(10a)은 캡 절연막 기능과 나증에 소정 깊이로 제거되어야 하므로 소정 깊이로 제거된 후에도 비트 라인을 절연시킬 수 있는 충분한 두께를 갖도록 형성한다.
도 1d 및 도 3d와 같이, 사진식각 공정으로 상기 텅스텐(9a)과 산화막(10a)을 패터닝하여 상기 워드 라인과 수직한 방향으로 비트라인(9)과 캡 절연막(10)을 형성한다. 그리고, 전면에 절연막을 증착하고 에치백하여 상기 비트 라인(9)의 양 측면에 절연막 측벽(11)을 형성함과 동시에 상기 절연막을 에치백(etch-back)할 때 약간 오버에치하여 상기 제 1 플러그(6, 6a)의 층간 절연막(7)이 제거되어 제 1 플러그(6, 6a)의 표면이 노출되도록 한다.
전면에 폴리 실리콘을 증착하고 화학적 기계 연마(CMP) 공정으로 상기 비트 라인(9) 상측의 캡 절연막(10)의 표면이 노출되도록 상기 폴리 실리콘을 제거한 후, 사진 식각 공정으로 상기 제 1 플러그(6)위에만 남도록 패터닝하여 제 2 플러그(12)를 형성한다.
도 3e와 같이, 비트 라인(9) 상측의 캡 절연막(10)을 소정 깊이로 식각한다. 즉, 비트 라인(9)이 노출되지 않은 범위에서 상기 캡 절연막(10)을 건식 또는 습식 식각 공정으로 캡 절연막(10)을 제거한다.
도 3f와 같이, 전면에 스퍼터링(sputtering)법으로 커패시터의 저장 전극이 될 도전층(17)을 증착한다. 이 때, 스퍼터링법을 이용하여 도전층을 증착하므로 제 2 플러그(12) 상측에서는 두껍게 증착된다.
도 3g와 같이, 리액티브 이온 에칭(Reactive Ion Etching, RIE))으로 상기 도전층(17)을 식각하여 각 셀 간의 노드가 분리된 커패시터의 저장 전극(13)을 형성한다,
도 3h와 같이, 상기 커패시터 저장 전극(13)의 표면에 유전체막(14)을 형성하고 상기 유전체막(14)위에 플레이트 전극(15)을 형성하여 커패시터를 완성한다.
이상에서 설명한 바와 같은 본 발명의 디램 셀의 제조 방법에 있어서는 다음과 같은 효과가 있다.
종래에는 사진 식각 기술을 이용하여 커패시터 저장 전극을 형성하였으나, 본 발명에서는 사진 식각 기술을 이용하지 않고 스퍼터링으로 전도층을 증착한 후, 이방성 식각하여 커패시터의 저장 전극을 형성하므로 공정이 단순화 시킬 수 있다.
Claims (4)
- 반도체 기판에 캡 절연막을 구비한 복수개의 워드 라인을 복수개 형성하는 단계와,상기 워드라인 양측 반도체 기판의 액티브 영역에 소오스/드레인 불순물 영역들을 형성하는 단계와,상기 각 워드 라인 측면에 제 1 측벽 절연막을 형성하는 단계와,상기 각 소오스/드레인 불순물 영역위에 커패시터 노드 콘택용 1 플러그와 비트 라인 콘택용 제 1 플러그를 형성하는 단계와,전면에 층간 절연막을 형성하고 상기 비트 라인 콘택용 제 1 플러그에 콘택 홀을 형성하는 단계와,제 1 캡 절연막을 구비한 복수개의 비트 라인을 상기 워드 라인과 수직한 방향으로 형성하는 단계와,상기 비트 라인 양 측면에 제 2 측벽 절연막을 형성함과 동시에 상기 제 1 플러그의 표면이 노촐되도록 상기 층간 절연막을 선택적으로 제거하는 단계와,상기 커패시터 콘택용 제 1 플러그 위에 제 2 플러그를 형성하는 단계와,상기 제 2 캡 절연막을 소정 깊이로 제거하는 단계와,상기 제 2 플러그 및 상기 제 2 측벽 절연막위에 커패시터의 저장 전극을 형성하는 단계와,전면에 유전체막과 플레이드 전극을 형성하는 단계를 포함하여 이루어짐을 특징으로 하는 디램 셀의 커패시터 제조 방법.
- 제 1 항에 있어서,상기 커패시터의 저장 전극을 형성하는 방법은 전면에 전도층을 형성하는 단계와,상기 전도층을 이방성 식각하여 제 2 캡 절연막위의 전도층을 제거하는 단계를 구비하여 이루어짐을 특징으로 하는 디램 셀의 커패시터 제조 방법.
- 제 2 항에 있어서,상기 전도층은 스퍼터링법으로 형성함을 특징으로 하는 디램 셀의 커패시터 제조 방법.
- 제 2 항에 있어서,상기 전도층의 이방성 식각은 리액티브 이온 에칭범으로 제거함을 특징으로 하는 디램 셀의 커패시터 제조 방법.
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