JP2000091541A - キャパシタを有する半導体メモリセルの製造方法 - Google Patents
キャパシタを有する半導体メモリセルの製造方法Info
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】
【課題】 キャパシタの製造工程を簡略化することがで
きる半導体メモリセルの製造方法を提供すること。 【解決手段】 半導体基板１上にキャパシタコンタクト
用プラグ６を形成し、半導体基板の全面に層間絶縁膜７
を形成し、ビットライン９及びキャップ絶縁膜１０を形
成し、各ビットライン９の両側面に側壁絶縁膜１１を形
成し、プラグ６の表面が露出するように層間絶縁膜７の
一部を選択的に除去し、プラグ６上に第２プラグ１２を
形成し、キャップ絶縁膜１０を所定の深さにまで除去
し、第２プラグ１２及び側壁絶縁膜１１上にキャパシタ
貯蔵電極１３を形成し、半導体基板の全面に誘電体膜１
４とプレート電極１５を形成する。
きる半導体メモリセルの製造方法を提供すること。 【解決手段】 半導体基板１上にキャパシタコンタクト
用プラグ６を形成し、半導体基板の全面に層間絶縁膜７
を形成し、ビットライン９及びキャップ絶縁膜１０を形
成し、各ビットライン９の両側面に側壁絶縁膜１１を形
成し、プラグ６の表面が露出するように層間絶縁膜７の
一部を選択的に除去し、プラグ６上に第２プラグ１２を
形成し、キャップ絶縁膜１０を所定の深さにまで除去
し、第２プラグ１２及び側壁絶縁膜１１上にキャパシタ
貯蔵電極１３を形成し、半導体基板の全面に誘電体膜１
４とプレート電極１５を形成する。
Description
【０００１】
【発明の属する技術分野】本発明は、キャパシタを有す
る半導体メモリセルの製造方法に関し、特に超高集積の
キャパシタを有するＤＲＡＭセルの製造方法に関する。
る半導体メモリセルの製造方法に関し、特に超高集積の
キャパシタを有するＤＲＡＭセルの製造方法に関する。
【０００２】
【従来の技術】メガ級の半導体メモリ素子からギガ級の
半導体メモリ素子へ発展する過程でセルサイズが減少す
ることに起因して、半導体メモリ素子の工程が非常に複
雑となってきている。
半導体メモリ素子へ発展する過程でセルサイズが減少す
ることに起因して、半導体メモリ素子の工程が非常に複
雑となってきている。
【０００３】以下、添付図面を参照して従来のギガ級の
キャパシタを有するＤＲＡＭセルの製造方法について詳
細に説明する。図１（ａ）、図１（ｂ）、図２（ａ）、
図２（ｂ）はＤＲＡＭセルのキャパシタの製造工程を示
すレイアウト図であり、図３（ａ）、図３（ｂ）、図４
（ａ）、図４（ｂ）は図１（ａ）、図１（ｂ）、図２
（ａ）、図２（ｂ）のＩ−Ｉ’線上におけるＤＲＡＭセ
ルの断面図である。
キャパシタを有するＤＲＡＭセルの製造方法について詳
細に説明する。図１（ａ）、図１（ｂ）、図２（ａ）、
図２（ｂ）はＤＲＡＭセルのキャパシタの製造工程を示
すレイアウト図であり、図３（ａ）、図３（ｂ）、図４
（ａ）、図４（ｂ）は図１（ａ）、図１（ｂ）、図２
（ａ）、図２（ｂ）のＩ−Ｉ’線上におけるＤＲＡＭセ
ルの断面図である。
【０００４】まず、図１（ａ）、図３（ａ）に示すよう
に、半導体基板１にアクティブ領域２とフィールド領域
（アクティブ領域以外の部分）を形成し、フィールド領
域にフィールド酸化膜３を形成する。そして、半導体基
板１上にアクティブ領域２と垂直な方向に複数本のワー
ドライン（ゲート電極）４を一定の間隙をあけて形成す
る。この際、一つのアクティブ領域に２本のワードライ
ン４が通るように形成し、各ワードライン４上にキャッ
プ絶縁膜（図示せず）を形成する。続いて、ワードライ
ン４をマスクとして用いてアクティブ領域２に不純物イ
オンを注入してソース／ドレイン不純物領域（図示せ
ず）を形成した後、各ワードライン４の両側面に側壁絶
縁膜５を形成する。
に、半導体基板１にアクティブ領域２とフィールド領域
（アクティブ領域以外の部分）を形成し、フィールド領
域にフィールド酸化膜３を形成する。そして、半導体基
板１上にアクティブ領域２と垂直な方向に複数本のワー
ドライン（ゲート電極）４を一定の間隙をあけて形成す
る。この際、一つのアクティブ領域に２本のワードライ
ン４が通るように形成し、各ワードライン４上にキャッ
プ絶縁膜（図示せず）を形成する。続いて、ワードライ
ン４をマスクとして用いてアクティブ領域２に不純物イ
オンを注入してソース／ドレイン不純物領域（図示せ
ず）を形成した後、各ワードライン４の両側面に側壁絶
縁膜５を形成する。
【０００５】次に、図１（ｂ）、図３（ｂ）に示すよう
に、基板の全面にポリシリコン層を蒸着により形成し、
ワードライン４上のキャップ絶縁膜の表面が露出するよ
うにポリシリコン層の一部をＣＭＰ(chemical mechanic
al polishing)工程で除去する。この後、再び写真製版
技術を用いてポリシリコン層をパターニングして各ワー
ドライン４の間のアクティブ領域２上に複数の第１プラ
グ６、６ａを形成する。複数の第１プラグ６、６ａのう
ち、２本のワードライン４の間に形成される第１プラグ
６ａは、図１（ｂ）に示すようにワードライン４に沿っ
てビットラインを形成する部分へ拡張されている。
に、基板の全面にポリシリコン層を蒸着により形成し、
ワードライン４上のキャップ絶縁膜の表面が露出するよ
うにポリシリコン層の一部をＣＭＰ(chemical mechanic
al polishing)工程で除去する。この後、再び写真製版
技術を用いてポリシリコン層をパターニングして各ワー
ドライン４の間のアクティブ領域２上に複数の第１プラ
グ６、６ａを形成する。複数の第１プラグ６、６ａのう
ち、２本のワードライン４の間に形成される第１プラグ
６ａは、図１（ｂ）に示すようにワードライン４に沿っ
てビットラインを形成する部分へ拡張されている。
【０００６】続いて、図２（ａ）、図４（ａ）に示すよ
うに、全面に層間絶縁膜(Inter Layer Dielectric；IL
D)及び酸化膜７を蒸着により厚く形成して表面を平坦化
させた後、ビットライン形成部分にまで拡張された第１
プラグ６ａにコンタクトホール８を形成する。そして、
全面にタングステン層とキャップ絶縁膜を蒸着により形
成し、写真食刻工程でタングステン層とキャップ絶縁膜
をパターニングして、ワードラインに垂直な方向にビッ
トライン９及びキャップ絶縁膜１０を形成する。次に、
全面に絶縁膜を蒸着により形成し、その絶縁膜をエッチ
バックしてビットライン９の両側面に絶縁膜側壁１１を
形成する。この絶縁膜のエッチバック時に、ややオーバ
ーエッチして第１プラグ６、６ａ上の層間絶縁膜７を除
去し、第１プラグ６、６ａの表面を露出させる。
うに、全面に層間絶縁膜(Inter Layer Dielectric；IL
D)及び酸化膜７を蒸着により厚く形成して表面を平坦化
させた後、ビットライン形成部分にまで拡張された第１
プラグ６ａにコンタクトホール８を形成する。そして、
全面にタングステン層とキャップ絶縁膜を蒸着により形
成し、写真食刻工程でタングステン層とキャップ絶縁膜
をパターニングして、ワードラインに垂直な方向にビッ
トライン９及びキャップ絶縁膜１０を形成する。次に、
全面に絶縁膜を蒸着により形成し、その絶縁膜をエッチ
バックしてビットライン９の両側面に絶縁膜側壁１１を
形成する。この絶縁膜のエッチバック時に、ややオーバ
ーエッチして第１プラグ６、６ａ上の層間絶縁膜７を除
去し、第１プラグ６、６ａの表面を露出させる。
【０００７】次に、図２（ｂ）、図４（ｂ）に示すよう
に、全面にポリシリコン層を蒸着により形成し、ビット
ライン９上のキャップ絶縁膜１０の表面が露出されるよ
うにポリシリコン層の一部を化学機械的研磨（ＣＭＰ）
法で除去した後、写真食刻工程で第１プラグ６上にのみ
残るようにポリシリコン層をパターニングして第２プラ
グ１２を形成する。
に、全面にポリシリコン層を蒸着により形成し、ビット
ライン９上のキャップ絶縁膜１０の表面が露出されるよ
うにポリシリコン層の一部を化学機械的研磨（ＣＭＰ）
法で除去した後、写真食刻工程で第１プラグ６上にのみ
残るようにポリシリコン層をパターニングして第２プラ
グ１２を形成する。
【０００８】そして、図５に示すように、第２プラグ１
２上にキャパシタ貯蔵電極１３を形成し、キャパシタ貯
蔵電極１３の表面に誘電体膜１４を形成し、誘電体膜１
４上にプレート電極１５を形成して、キャパシタを有す
る半導体メモリセルが完成する。
２上にキャパシタ貯蔵電極１３を形成し、キャパシタ貯
蔵電極１３の表面に誘電体膜１４を形成し、誘電体膜１
４上にプレート電極１５を形成して、キャパシタを有す
る半導体メモリセルが完成する。
【０００９】
【発明が解決しようとする課題】ところが、上述した従
来のＤＲＡＭセルのキャパシタの製造方法においては、
第２プラグ１２を形成し、その第２プラグ１２上にキャ
パシタ貯蔵電極１３を写真食刻技術を用いたパターニン
グにより形成するため、製造工程が多くなるという問題
がある。
来のＤＲＡＭセルのキャパシタの製造方法においては、
第２プラグ１２を形成し、その第２プラグ１２上にキャ
パシタ貯蔵電極１３を写真食刻技術を用いたパターニン
グにより形成するため、製造工程が多くなるという問題
がある。
【００１０】本発明は、上記の問題点を解決するために
なされたものであり、キャパシタの製造工程を簡略化す
ることができるキャパシタを有する半導体メモリセルの
製造方法を提供することを目的とする。
なされたものであり、キャパシタの製造工程を簡略化す
ることができるキャパシタを有する半導体メモリセルの
製造方法を提供することを目的とする。
【００１１】
【課題を解決するための手段】上記目的を達成するため
に請求項１に記載のキャパシタを有する半導体メモリセ
ルの製造方法は、半導体基板上複数のワードラインを形
成する段階と、前記各ワードライン間の半導体基板上に
第１キャパシタコンタクト用プラグと第１ビットライン
コンタクト用の第１プラグとを形成する段階と、半導体
基板の全面に層間絶縁膜を形成し、前記第１ビットライ
ンコンタクトプラグにコンタクトホールを形成する段階
と、複数のビットライン及び複数のビットライン上に設
けられた複数のキャップ絶縁膜とを前記ワードラインに
垂直な方向に形成する段階と、前記各ビットラインの両
側面に側壁絶縁膜を形成するとともに、前記第１キャパ
シタコンタクト及び第１ビットラインコンタクトプラグ
の表面が露出されるように前記層間絶縁膜の一部を選択
的に除去する段階と、前記第１キャパシタコンタクト用
プラグ上に第２プラグを形成する段階と、前記第２キャ
ップ絶縁膜に一部を所定の深さにまで除去する段階と、
前記第２プラグ及び前記第２側壁絶縁膜上にキャパシタ
貯蔵電極を形成する段階と、半導体基板の全面に誘電体
膜と、誘電体膜上に設けられたプレート電極とを形成す
る段階とを備えることを要旨とする。
に請求項１に記載のキャパシタを有する半導体メモリセ
ルの製造方法は、半導体基板上複数のワードラインを形
成する段階と、前記各ワードライン間の半導体基板上に
第１キャパシタコンタクト用プラグと第１ビットライン
コンタクト用の第１プラグとを形成する段階と、半導体
基板の全面に層間絶縁膜を形成し、前記第１ビットライ
ンコンタクトプラグにコンタクトホールを形成する段階
と、複数のビットライン及び複数のビットライン上に設
けられた複数のキャップ絶縁膜とを前記ワードラインに
垂直な方向に形成する段階と、前記各ビットラインの両
側面に側壁絶縁膜を形成するとともに、前記第１キャパ
シタコンタクト及び第１ビットラインコンタクトプラグ
の表面が露出されるように前記層間絶縁膜の一部を選択
的に除去する段階と、前記第１キャパシタコンタクト用
プラグ上に第２プラグを形成する段階と、前記第２キャ
ップ絶縁膜に一部を所定の深さにまで除去する段階と、
前記第２プラグ及び前記第２側壁絶縁膜上にキャパシタ
貯蔵電極を形成する段階と、半導体基板の全面に誘電体
膜と、誘電体膜上に設けられたプレート電極とを形成す
る段階とを備えることを要旨とする。
【００１２】請求項２に記載の発明は、前記キャパシタ
貯蔵電極を形成する段階が、半導体基板の全面に伝導層
を形成する段階と、前記伝導層を異方性食刻してキャッ
プ絶縁膜上の伝導層を除去する段階とを含むことを要旨
とする。
貯蔵電極を形成する段階が、半導体基板の全面に伝導層
を形成する段階と、前記伝導層を異方性食刻してキャッ
プ絶縁膜上の伝導層を除去する段階とを含むことを要旨
とする。
【００１３】請求項３に記載の発明は、前記伝導層をス
パッタリング法で形成することを要旨とする。請求項４
に記載の発明は、前記伝導層を反応性イオンエッチング
法で除去することを要旨とする。
パッタリング法で形成することを要旨とする。請求項４
に記載の発明は、前記伝導層を反応性イオンエッチング
法で除去することを要旨とする。
【００１４】
【発明の実施の形態】以下、添付図面を参照して本発明
のキャパシタを有するＤＲＡＭセルの製造方法を詳細に
説明する。なお、従来技術と同じ部材については同じ符
号が付されている。
のキャパシタを有するＤＲＡＭセルの製造方法を詳細に
説明する。なお、従来技術と同じ部材については同じ符
号が付されている。
【００１５】図６（ａ）、図６（ｂ）、図７（ａ）、図
７（ｂ）、図８（ａ）、図８（ｂ）、図９（ａ）、図９
（ｂ）は、本発明の一実施形態のＤＲＡＭセルのキャパ
シタの製造工程を示す。これらの図は、従来技術で参照
した図１（ａ）、図１（ｂ）、図２（ａ）、図２（ｂ）
の各Ｉ−Ｉ’線上の断面図である。
７（ｂ）、図８（ａ）、図８（ｂ）、図９（ａ）、図９
（ｂ）は、本発明の一実施形態のＤＲＡＭセルのキャパ
シタの製造工程を示す。これらの図は、従来技術で参照
した図１（ａ）、図１（ｂ）、図２（ａ）、図２（ｂ）
の各Ｉ−Ｉ’線上の断面図である。
【００１６】まず、図１（ａ）、図６（ａ）に示すよう
に、半導体基板１にアクティブ領域２、フィールド領域
（アクティブ領域以外の部分）を定義し、フィールド領
域にフィールド酸化膜３を形成する。そして、半導体基
板１にアクティブ領域２と垂直な方向に複数本のワード
ライン（ゲート電極）４を一定の間隙をあけて形成す
る。この際、一つのアクティブ領域に２本のワードライ
ン４が通るように形成し、各ワードライン４上にキャッ
プ絶縁膜（図示せず）を形成する。続いて、ワードライ
ン４をマスクとして用いてアクティブ領域２に不純物イ
オンを注入してソース／ドレイン不純物領域（図示せ
ず）を形成した後、各ワードライン４の両側面に側壁絶
縁膜５を形成する。
に、半導体基板１にアクティブ領域２、フィールド領域
（アクティブ領域以外の部分）を定義し、フィールド領
域にフィールド酸化膜３を形成する。そして、半導体基
板１にアクティブ領域２と垂直な方向に複数本のワード
ライン（ゲート電極）４を一定の間隙をあけて形成す
る。この際、一つのアクティブ領域に２本のワードライ
ン４が通るように形成し、各ワードライン４上にキャッ
プ絶縁膜（図示せず）を形成する。続いて、ワードライ
ン４をマスクとして用いてアクティブ領域２に不純物イ
オンを注入してソース／ドレイン不純物領域（図示せ
ず）を形成した後、各ワードライン４の両側面に側壁絶
縁膜５を形成する。
【００１７】次に、図１（ｂ）、図６（ｂ）に示すよう
に、基板の全面にポリシリコン層を蒸着により形成し、
ワードライン４上のキャップ絶縁膜の表面が露出するよ
うにポリシリコン層の一部をＣＭＰ工程で除去した後、
再び写真製版技術を用いてポリシリコン層をパターニン
グして、各ワードライン４の間のアクティブ領域２上に
複数の第１プラグ６、６ａを形成する。複数の第１プラ
グ６、６ａのうち、２本のワードライン４の間に形成さ
れる第１プラグ６ａは、図１（ｂ）に示すようにワード
ライン４に沿ってビットラインを形成する部分へ拡張さ
れている。第１プラグ６はキャパシタコンタクト用とし
て形成され、第１プラグ６ａはビットラインコンタクト
用として形成される。ここで、図示されてないが、第１
プラグ６、６ａと、後述の第２プラグ１２との接触抵抗
を小さくするべく、第１プラグ６、６ａの表面にシリサ
イド層を形成しても良い。
に、基板の全面にポリシリコン層を蒸着により形成し、
ワードライン４上のキャップ絶縁膜の表面が露出するよ
うにポリシリコン層の一部をＣＭＰ工程で除去した後、
再び写真製版技術を用いてポリシリコン層をパターニン
グして、各ワードライン４の間のアクティブ領域２上に
複数の第１プラグ６、６ａを形成する。複数の第１プラ
グ６、６ａのうち、２本のワードライン４の間に形成さ
れる第１プラグ６ａは、図１（ｂ）に示すようにワード
ライン４に沿ってビットラインを形成する部分へ拡張さ
れている。第１プラグ６はキャパシタコンタクト用とし
て形成され、第１プラグ６ａはビットラインコンタクト
用として形成される。ここで、図示されてないが、第１
プラグ６、６ａと、後述の第２プラグ１２との接触抵抗
を小さくするべく、第１プラグ６、６ａの表面にシリサ
イド層を形成しても良い。
【００１８】続いて、図２（ａ）、図７（ａ）に示すよ
うに、全面に層間絶縁膜７を蒸着により厚く形成して表
面を平坦化させた後、ビットライン形成部分にまで拡張
された第１プラグ６ａにコンタクトホール８を形成す
る。この後、全面にタングステン層９ａを蒸着により形
成し、そのタングステン層９ａ上に酸化膜１０ａを蒸着
により厚く形成する。すなわち、酸化膜１０ａは、キャ
ップ絶縁膜の機能を果たすが、あとの工程で所定の深さ
にまで除去される。このため、酸化膜１０ａは、所定の
深さにまで除去された後であってもビットラインの絶縁
を確保するに充分な厚さに形成される。
うに、全面に層間絶縁膜７を蒸着により厚く形成して表
面を平坦化させた後、ビットライン形成部分にまで拡張
された第１プラグ６ａにコンタクトホール８を形成す
る。この後、全面にタングステン層９ａを蒸着により形
成し、そのタングステン層９ａ上に酸化膜１０ａを蒸着
により厚く形成する。すなわち、酸化膜１０ａは、キャ
ップ絶縁膜の機能を果たすが、あとの工程で所定の深さ
にまで除去される。このため、酸化膜１０ａは、所定の
深さにまで除去された後であってもビットラインの絶縁
を確保するに充分な厚さに形成される。
【００１９】図２（ｂ）、図７（ｂ）に示すように、写
真食刻工程でタングステン層９ａ及び酸化膜１０ａをパ
ターニングして、ワードラインに垂直な方向にビットラ
イン９及びキャップ絶縁膜１０を形成する。そして、全
面に絶縁膜を蒸着により形成し、その絶縁膜をエッチバ
ックしてビットライン９の両側面に絶縁膜側壁１１を形
成する。この絶縁膜のエッチバック時に、ややオーバー
エッチして第１プラグ６、６ａ上の層間絶縁膜７を除去
し、第１プラグ６、６ａの表面を露出させる。次に、全
面にポリシリコン層を蒸着により形成し、ビットライン
９上のキャップ絶縁膜１０の表面が露出するようにポリ
シリコン層の一部を化学機械的研磨（ＣＭＰ）法で除去
した後、写真食刻工程で第１プラグ６上にのみ残るよう
にポリシリコン層をパターニングして第２プラグ１２を
形成する。
真食刻工程でタングステン層９ａ及び酸化膜１０ａをパ
ターニングして、ワードラインに垂直な方向にビットラ
イン９及びキャップ絶縁膜１０を形成する。そして、全
面に絶縁膜を蒸着により形成し、その絶縁膜をエッチバ
ックしてビットライン９の両側面に絶縁膜側壁１１を形
成する。この絶縁膜のエッチバック時に、ややオーバー
エッチして第１プラグ６、６ａ上の層間絶縁膜７を除去
し、第１プラグ６、６ａの表面を露出させる。次に、全
面にポリシリコン層を蒸着により形成し、ビットライン
９上のキャップ絶縁膜１０の表面が露出するようにポリ
シリコン層の一部を化学機械的研磨（ＣＭＰ）法で除去
した後、写真食刻工程で第１プラグ６上にのみ残るよう
にポリシリコン層をパターニングして第２プラグ１２を
形成する。
【００２０】次に、図８（ａ）に示すように、ビットラ
イン９上のキャップ絶縁膜１０を所定の深さにまで食刻
する。つまり、ビットライン９が露出しない範囲で乾式
或いは湿式食刻工程でキャップ絶縁膜１０の一部を除去
する。
イン９上のキャップ絶縁膜１０を所定の深さにまで食刻
する。つまり、ビットライン９が露出しない範囲で乾式
或いは湿式食刻工程でキャップ絶縁膜１０の一部を除去
する。
【００２１】続いて、図８（ｂ）に示すように、全面に
スパッタリング法でキャパシタ貯蔵電極となる導電層１
７を蒸着により形成する。この際、スパッタリング法を
用いて導電層１７を形成するので、第２プラグ１２上の
導電層１７は厚く形成される。
スパッタリング法でキャパシタ貯蔵電極となる導電層１
７を蒸着により形成する。この際、スパッタリング法を
用いて導電層１７を形成するので、第２プラグ１２上の
導電層１７は厚く形成される。
【００２２】次に、図９（ａ）に示すように、反応性イ
オンエッチング(Reactive Ion Etching; RIE)で導電層
１７を異方性食刻して、各セル間のノードの分離された
キャパシタ貯蔵電極１３を形成する。すなわち、キャパ
シタ貯蔵電極１３は、各セルにおいて、絶縁膜側壁１１
の一部及び第２プラグ１２を覆うようにして形成され
る。
オンエッチング(Reactive Ion Etching; RIE)で導電層
１７を異方性食刻して、各セル間のノードの分離された
キャパシタ貯蔵電極１３を形成する。すなわち、キャパ
シタ貯蔵電極１３は、各セルにおいて、絶縁膜側壁１１
の一部及び第２プラグ１２を覆うようにして形成され
る。
【００２３】図９（ｂ）に示すように、キャパシタ貯蔵
電極１３及びキャップ絶縁膜１０の表面に誘電体膜１４
を形成し、誘電体膜１４上にプレート電極１５を形成す
ることにより、キャパシタを含む半導体メモリセルが完
成する。
電極１３及びキャップ絶縁膜１０の表面に誘電体膜１４
を形成し、誘電体膜１４上にプレート電極１５を形成す
ることにより、キャパシタを含む半導体メモリセルが完
成する。
【００２４】本実施形態では、従来技術とは異なり、第
２プラグ１２上にキャパシタ貯蔵電極１３を写真食刻技
術を用いることなく、スパッタリング法で導電層を形成
した後、反応性イオンエッチングを行ってキャパシタ貯
蔵電極１３を形成するので、キャパシタ貯蔵電極１３の
製造工程が簡略化され、この結果、キャパシタを有する
ＤＲＡＭセルの製造工程が簡略化される。
２プラグ１２上にキャパシタ貯蔵電極１３を写真食刻技
術を用いることなく、スパッタリング法で導電層を形成
した後、反応性イオンエッチングを行ってキャパシタ貯
蔵電極１３を形成するので、キャパシタ貯蔵電極１３の
製造工程が簡略化され、この結果、キャパシタを有する
ＤＲＡＭセルの製造工程が簡略化される。
【００２５】
【発明の効果】以上説明したように、請求項１に記載の
発明によれば、従来のように写真食刻技術を用いること
なく、キャパシタ貯蔵電極を形成するのでメモリセルの
製造工程を簡略化することができるという効果を奏す
る。
発明によれば、従来のように写真食刻技術を用いること
なく、キャパシタ貯蔵電極を形成するのでメモリセルの
製造工程を簡略化することができるという効果を奏す
る。
【００２６】請求項２に記載の発明によれば、キャパシ
タ貯蔵電極が半導体基板の全面に伝導層を形成し、その
伝導層を異方性食刻してキャップ絶縁膜上の伝導層を除
去することにより形成されるので、写真食刻技術と比較
して製造工程を簡単にすることができるという効果を奏
する。
タ貯蔵電極が半導体基板の全面に伝導層を形成し、その
伝導層を異方性食刻してキャップ絶縁膜上の伝導層を除
去することにより形成されるので、写真食刻技術と比較
して製造工程を簡単にすることができるという効果を奏
する。
【００２７】請求項３に記載の発明によれば、伝導層は
スパッタリング法で形成されるので、その伝導層を容易
に形成することができるという効果を奏する。請求項４
に記載の発明によれば、伝導層は反応性イオンエッチン
グ法で除去されるので、その伝導層の除去を容易に行う
ことができるという効果を奏する。
スパッタリング法で形成されるので、その伝導層を容易
に形成することができるという効果を奏する。請求項４
に記載の発明によれば、伝導層は反応性イオンエッチン
グ法で除去されるので、その伝導層の除去を容易に行う
ことができるという効果を奏する。
【図１】 （ａ）、（ｂ）は、キャパシタを有するＤＲ
ＡＭセルの製造工程を示すレイアウト図
ＡＭセルの製造工程を示すレイアウト図
【図２】 （ａ）、（ｂ）は、キャパシタを有するＤＲ
ＡＭセルの製造工程を示すレイアウト図
ＡＭセルの製造工程を示すレイアウト図
【図３】 （ａ）、（ｂ）は、従来のＤＲＡＭセルの製
造工程を示す断面図
造工程を示す断面図
【図４】 （ａ）、（ｂ）は、従来のＤＲＡＭセルの製
造工程を示す断面図
造工程を示す断面図
【図５】 従来のＤＲＡＭセルの製造工程を示す断面図
【図６】 （ａ）、（ｂ）は、本発明の一実施形態のＤ
ＲＡＭセルの工程を示す断面図
ＲＡＭセルの工程を示す断面図
【図７】 （ａ）、（ｂ）は、本発明の一実施形態のＤ
ＲＡＭセルの工程を示す断面図
ＲＡＭセルの工程を示す断面図
【図８】 （ａ）、（ｂ）は、本発明の一実施形態のＤ
ＲＡＭセルの工程を示す断面図
ＲＡＭセルの工程を示す断面図
【図９】 （ａ）、（ｂ）は、本発明の一実施形態のＤ
ＲＡＭセルの工程を示す断面図
ＲＡＭセルの工程を示す断面図
１…半導体基板 ２…アクティブ領域 ３…フィールド酸化膜 ４…ワードライン ５…側壁絶縁膜 ６、６ａ…第１プラグ ７…層間絶縁膜 ８…コンタクトホール ９…ビットライン ９ａ…タングステン層 １０…キャップ絶縁膜 １０ａ…酸化膜 １１…側壁絶縁膜 １２…第２プラグ １３…キャパシタ貯蔵電極 １４…誘電体膜 １５…プレート電極 １７…伝導層
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ヤン ヲン ソク 大韓民国 チュンチョンブク−ド チョン ズ−シ フンドク−ク ガキュン−ドン シンラ アパートメント １−1508
Claims (4)
- 【請求項１】 半導体基板上に複数のワードラインを形
成する段階と、 前記各ワードライン間の半導体基板上に第１キャパシタ
コンタクト用プラグと第１ビットラインコンタクト用プ
ラグとを形成する段階と、 半導体基板の全面に層間絶縁膜を形成し、前記第１ビッ
トラインコンタクトプラグにコンタクトホールを形成す
る段階と、 複数のビットライン及び複数のビットライン上に設けら
れた複数のキャップ絶縁膜とを前記ワードラインと垂直
な方向に形成する段階と、 前記各ビットラインの両側面に側壁絶縁膜を形成すると
ともに、前記第１キャパシタコンタクト及び第１ビット
ラインコンタクト用プラグの表面が露出されるように前
記層間絶縁膜の一部を選択的に除去する段階と、 前記第１キャパシタコンタクト用プラグ上に第２プラグ
を形成する段階と、 前記各キャップ絶縁膜の一部を所定の深さにまで除去す
る段階と、 前記第２プラグ及び前記側壁絶縁膜上にキャパシタ貯蔵
電極を形成する段階と、 半導体基板の全面に誘電体膜と、誘電体膜上に設けられ
たプレート電極とを形成する段階とを備えることを特徴
とするキャパシタを有する半導体メモリセルの製造方
法。 - 【請求項２】 前記キャパシタ貯蔵電極を形成する段階
は、 半導体基板の全面に伝導層を形成する段階と、 前記伝導層を異方性食刻してキャップ絶縁膜上の伝導層
を除去する段階とを含むことを特徴とする請求項１記載
のキャパシタを有する半導体メモリセルの製造方法。 - 【請求項３】 前記伝導層は、スパッタリング法で形成
することを特徴とする請求項２記載のキャパシタを有す
る半導体メモリセルの製造方法。 - 【請求項４】 前記伝導層は、反応性イオンエッチング
法で除去することを特徴とする請求項２記載のキャパシ
タを有する半導体メモリセルの製造方法。
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|---|---|---|---|
| KR1019980036576A KR100272535B1 (ko) | 1998-09-04 | 1998-09-04 | 디램(dram) 셀의 커패시터 제조 방법 |
| KR36576/1998 | 1998-09-04 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000091541A true JP2000091541A (ja) | 2000-03-31 |
| JP3597415B2 JP3597415B2 (ja) | 2004-12-08 |
Family
ID=19549663
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19887099A Expired - Fee Related JP3597415B2 (ja) | 1998-09-04 | 1999-07-13 | キャパシタを有する半導体メモリセルの製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6319768B1 (ja) |
| JP (1) | JP3597415B2 (ja) |
| KR (1) | KR100272535B1 (ja) |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6168987B1 (en) * | 1996-04-09 | 2001-01-02 | Vanguard International Semiconductor Corp. | Method for fabricating crown-shaped capacitor structures |
| US6025227A (en) * | 1997-11-03 | 2000-02-15 | Vanguard International Semiconductor Corporation | Capacitor over bit line structure using a straight bit line shape |
| US6010933A (en) * | 1998-07-17 | 2000-01-04 | Vanguard International Semiconductor | Method for making a planarized capacitor-over-bit-line structure for dynamic random access memory (DRAM) devices |
| TW444395B (en) * | 1999-07-27 | 2001-07-01 | Taiwan Semiconductor Mfg | Processing method to planarize the crown capacitor device |
-
1998
- 1998-09-04 KR KR1019980036576A patent/KR100272535B1/ko not_active IP Right Cessation
-
1999
- 1999-07-13 JP JP19887099A patent/JP3597415B2/ja not_active Expired - Fee Related
- 1999-07-21 US US09/357,935 patent/US6319768B1/en not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| KR100272535B1 (ko) | 2000-11-15 |
| US6319768B1 (en) | 2001-11-20 |
| KR20000018804A (ko) | 2000-04-06 |
| JP3597415B2 (ja) | 2004-12-08 |
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