KR20010059741A - 광역 평탄화된 디램 복합 반도체장치 및 그제조방법 - Google Patents

Abstract

본 발명은, 광역 평탄화를 이루어 소자의 특성을 향상시키고 공정마진을 증가시킬 수 있는 디램 복합 반도체(MDL) 장치 및 그 제조방법에 관한 것으로서, 특히, 반도체기판의 디램 셀 영역 및 로직 셀 영역에 각각 트랜지스터들을 형성하는 단계와, 트랜지스터들이 형성된 반도체기판을 덮는 제1 층간절연막을 형성하는 단계와, 제1 층간절연막을 관통하여 디램 셀 영역의 반도체기판과 접속된 비트라인을 형성하는 단계와, 결과물을 덮는 제2 층간절연막을 형성하는 단계와, 로직 셀 영역의 제2 층간절연막 위에, 디램 셀 영역과의 단차를 완화시키기 위한 물질막 패턴을 형성하는 단계와, 디램 셀 영역의 반도체기판을 노출시키는 콘택홀을 형성하는 단계와, 디램 셀 영역에 콘택홀을 통해 반도체기판과 접속된 제1 도전층으로 이루어진 스토리지 전극을 포함하는 캐패시터를 형성하는 단계, 및 디램 셀 영역 및 로직 셀 영역의 결과물 상에 광역 평탄화된 제3 층간절연막을 형성하는 단계를 포함한 매우 유용하고 효과적인 발명에 관한 것이다.

Description

광역 평탄화된 디램 복합 반도체장치 및 그 제조방법{Globally planarized MDL device and fabricating method therefor}

본 발명은 반도체 메모리장치 및 그 제조방법에 관한 것으로, 특히 광역 평탄화된 디램 복합 반도체장치 및 그 제조방법에 관한 것이다.

현재, 디램(DRAM)의 제조공정에서는, 디램의 한정된 면적 내에 높은 충전용량을 갖는 캐패시터를 보다 많이 형성시키기 위해 일반적으로 실린더형 캐패시터 구조를 채택하고 있다. 이러한 실린더형 캐패시터는 한정된 면적에 고 용량의 캐패시터를 보다 많이 집적시킬 수 있는 장점이 있는 반면,실린더형 캐패시터 형성공정이 완료된 후 캐패시터가 형성되는 영역과 형성되지 않는 영역 사이에 높은 단차를 발생시킴으로써 후속 공정을 어렵게 만드는 단점이 있다.

특히, 디램 셀과 로직(logic) 셀을 동일한 칩 내에서 동시에 제조하는 디램 복합 반도체(Merged DRAM in Logic; MDL)의 경우에는, 실린더형 캐패시터가 형성되는 디램 셀 영역과 실린더형 캐패시터가 형성되지 않는 로직 셀 영역 사이에 광범위한 단차(global topology)가 발생하는데, 도면을 통해 간략히 설명한다.

도 1은 종래의 방법으로 제조된 디램 복합 반도체(MDL) 소자를 도시한 단면도로서, 디램 셀 영역과 로직 셀 영역이 도시되어 있다.

도면에서 참조번호 "2"는 반도체기판을, "4"는 상기 반도체기판을 활성영역과 비활성영역으로 분리하기 위한 필드산화막을, "6"은 게이트절연막을, "8a"와 "8b"는 각각 디램 셀 트랜지스터의 게이트전극과, 로직 셀 트랜지스터의 게이트전극을, "10a" 및 "10b"는 상기 디램 셀 트랜지스터 및 로직 셀 트랜지스터의 게이트전극의 측면에 형성된 스페이서를, "12", "18" 및 "30"은 제1 내지 제3 층간절연막을, "14" 및 "20"은 스페이서를, "16"은 디램 셀의 비트라인과 반도체기판의 드레인을 접속시키기 위한 패드전극을, "22"는 상기 반도체기판의 소오스와 접속된 캐패시터의 하부전극을, "24"는 상기 하부전극과 접속된 실린더형 스토리지 전극을, "26"은 캐패시터의 유전체막을, 그리고 "28"은 플레이트 전극을 각각 나타낸다.

상기한 구조의 실린더형 캐패시터를 형성한 상태에서 전면에 제3 층간절연막(30)을 증착한 다음, 화학적 기계적 연마(Chemical Mechanical Polishing; CMP)를 통해 제3 층간절연막(30)을 평탄화한다. 그러나, CMP 공정의 특성상 지엽적인 단차(local topology)는 완전 평탄화가 가능하지만 광역단차는 완전 평탄화가 불가능하다. 따라서, 제3 층간절연막(30)의 평탄화가 완료된 후에도 도시된 바와 같이, 디램 셀 영역과 로직 셀 영역 사이에는 일정한 높이의 단차가 남게 되는데, 그 높이는 약 3,000 ∼ 7,000Å 정도가 된다.

이와 같이, 평탄화가 완료된 후에도 광역단차가 존재할 경우 다음과 같은 여러 가지 문제점이 발생한다.

첫째, 현재의 반도체 소자 제조공정상 제3 층간절연막 평탄화 공정 후에는 콘택홀 형성, 텅스텐막 증착, 플라즈마를 사용하는 전면식각에 의해 콘택홀 이외의 영역에 존재하는 텅스텐막을 제거하여 텅스텐 플러그 형성 공정이 진행되는데, 플라즈마를 사용하는 전면식각 과정에서 경사진 영역에 존재하는 텅스텐막은 잘 제거되지 않기 때문에, 이후의 금속배선 형성공정에서 누설전류 등의 문제를 유발한다.

둘째, 반도체 소자의 집적도가 높아질수록 콘택홀 이외의 영역에 존재하는 텅스텐막을 제거하는 공정으로써 플라즈마를 사용하는 전면식각 공정 대신 CMP 공정을 선호하게 되는데, 이러한 광역단차가 존재하면 CMP 공정을 채용하는 것이 근본적으로 불가능해진다.

셋째, 디램 셀과 로직 셀 사이에 존재하는 광역단차는 금속배선에 대한 감광막의 패터닝 공정에서 초점심도(Depth Of Focus; DOF)에 대한 공정마진(process margin)을 감소시킨다. 따라서, 금속배선에 대한 감광막 패터닝을 어렵게 만들고, 그 결과 고집적도의 금속배선층을 만드는데 있어 문제를 야기시킨다.

본 발명의 목적은 상기와 같은 종래 기술의 문제점을 해결하기 위하여, 광역 평탄화된 디램 복합 반도체장치를 제공하는 데 있다.

본 발명의 다른 목적은 광역 평탄화를 이루어 소자의 특성을 향상시키고 공정마진을 증가시킬 수 있는 디램 복합 반도체(MDL) 장치의 제조방법을 제공하는 데 있다.

도 1은 종래의 방법으로 제조된 디램 복합 반도체(MDL) 소자를 도시한 단면도이다.

도 2a 내지 도 2g는 본 발명의 일 실시예에 의한 광역 평탄화된 디램 복합 반도체(MDL) 소자의 제조방법을 설명하기 위하여 공정순서에 따라 도시한 단면도들이다.

* 도면의 주요부분에 대한 부호의 설명*

32 : 반도체기판 34 : 필드산화막

36 : 게이트절연막 38a, 38b : 게이트전극

40a,40b : 스페이서 42 : 제1 층간절연막

44 : 스페이서 46 : 패드전극

48 : 제2 층간절연막 50 : 제3 층간절연막

52a,52b : 스페이서 54 : 도전층

56 : 물질막

상기 목적을 달성하기 위하여 본 발명에 의한 디램 복합 반도체장치는, 로직 셀 영역에, 디램 셀과의 단차를 완화시키기 위한 물질막 패턴을 구비하는 것을 특징으로 한다.

본 발명에 있어서, 상기 물질막 패턴은, 상기 디램 셀 영역에 형성되는 캐패시터의 높이에 해당하는 두께를 가지며, 상기 디램 셀 영역에 형성되는 캐패시터는, 적어도 하나 이상의 실린더를 갖는 실린더형 캐패시터일 수 있다.

그리고, 본 발명에 있어서, 상기 디램 셀 영역과 로직 셀 영역의 경계부의 상기 물질막 패턴의 측면에, 적어도 하나의 물질막으로 이루어진 스페이서를 구비하는 것이 바람직하다.

본 발명의 바람직한 실시예에 의하면, 상기 캐패시터는 제1 도전층으로 이루어진 스토리지 전극, 유전체막 및 제2 도전층으로 이루어진 플레이트 전극으로 구성되고, 상기 물질막 패턴의 측면에는, 상기 제1 도전층, 유전체막 및 제2 도전층 중 적어도 어느 하나로 이루어진 스페이서를 구비한다.

상기 다른 목적을 달성하기 위하여 본 발명에 의한 디램 복합 반도체장치의 제조방법은, 반도체기판의 디램 셀 영역 및 로직 셀 영역에 각각 트랜지스터들을 형성하는 단계와, 트랜지스터들이 형성된 반도체기판을 덮는 제1 층간절연막을 형성하는 단계와, 제1 층간절연막을 관통하여 디램 셀 영역의 반도체기판과 접속된 비트라인을 형성하는 단계와, 결과물을 덮는 제2 층간절연막을 형성하는 단계와, 로직 셀 영역의 제2 층간절연막 위에, 디램 셀 영역과의 단차를 완화시키기 위한 물질막 패턴을 형성하는 단계와, 디램 셀 영역의 반도체기판을 노출시키는 콘택홀을 형성하는 단계와, 디램 셀 영역에 콘택홀을 통해 반도체기판과 접속된 제1 도전층으로 이루어진 스토리지 전극을 포함하는 캐패시터를 형성하는 단계, 및 디램 셀 영역 및 로직 셀 영역의 결과물 상에 광역 평탄화된 제3 층간절연막을 형성하는 단계를 포함한다.

본 발명에 있어서, 상기 물질막 패턴은, 상기 제2 층간절연막 상에 형성되는 상기 스토리지 전극의 높이에 해당하는 두께로 형성한다.

그리고, 상기 캐패시터를 형성하는 단계에서, 디램 셀 영역과 로직 셀 영역의 경계부에 형성되는 물질막 패턴의 측벽에, 제1 도전층으로 이루어진 제1 스페이서를 형성한다.

그리고, 캐패시터의 유전체막을 형성하는 단계 및/또는 플레이트 전극을 형성하는 단계에서, 물질막 패턴 측면의 제1 스페이서 위에, 유전체막으로 이루어진 제2 스페이서 및/또는 플레이트 전극을 형성하기 위한 도전층으로 이루어진 제3 스페이서를 형성하는 것이 바람직하다.

또한, 상기 스토리지 전극을 형성하는 단계는, 콘택홀이 형성된 결과물의 전면에 도전층을 형성하는 단계와, 상기 디램 셀 영역의 스토리지 전극이 형성될 영역에 절연막 패턴을 형성하는 단계와, 상기 절연막 패턴의 측면에 도전층 스페이서를 형성하는 단계, 및 상기 절연막 패턴을 제거하여 상기 도전층과 도전층 스페이서로 이루어진 실린더형 스토리지 전극을 형성하는 단계로 이루어진다. 이 때,절연막 패턴을 형성하는 단계에서, 상기 물질막 패턴의 측면에, 상기 도전층 및 절연막으로 이루어진 스페이서를 형성하는 것이 바람직하다.

본 발명의 바람직한 실시예에 의하면, 상기 절연막 패턴의 측면에 도전층 스페이서를 형성하는 단계에서, 상기 물질막 패턴의 측면에도 상기 도전층 스페이서를 형성한다.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세하게 설명하기로 한다.

도 2a 내지 도 2g는 본 발명의 일 실시예에 의한 광역 평탄화된 디램 복합 반도체(MDL) 소자의 제조방법을 설명하기 위하여 공정순서에 따라 도시한 단면도들이다.

먼저, 도 2a를 참조하면, 반도체기판(32)에 활성영역과 비활성영역을 구분하기 위한 필드산화막(34)을 형성한 다음, 디램 셀 영역 및 로직 셀 영역의 상기 반도체기판(32)에 각각 게이트절연막(36), 게이트전극(38a, 38b) 및 소오스/드레인(도시되지 않음)으로 이루어진 트랜지스터를 형성한다. 다음, 상기 게이트전극(38a, 38b)의 측면에 스페이서(40a, 40b)를 각각 형성한 다음, 상기 트랜지스터들을 상부 도전층과 절연시키기 위하여 제1 층간절연막(42)을 형성한다. 다음, 사진식각 공정으로 상기 제1 층간절연막에 디램 셀 영역의 드레인(도시되지 않음)을 노출시키는 콘택홀을 형성하고, 이 콘택홀의 측벽에 스페이서(44)를 형성한다. 이어서, 결과물 상에 도전막, 예를 들어 도핑된 폴리실리콘막을 증착한 다음 패터닝하여 상기 디램 셀 영역의 반도체기판과 접속된 패드전극(46)을 형성한다.

다음에, 상기 패드전극(46)이 형성된 결과물을 덮는 제2 층간절연막(48)과 제3 층간절연막(50)을 차례로 형성한 다음, 사진식각 공정을 이용하여 디램 셀 영역의 제3 층간절연막을 제거하여 로직 셀 영역에만 제3 층간절연막(50)이 남도록 한다. 상기 제3 층간절연막(50)은 디램 셀 영역에 형성되는 실린더형 캐패시터로 인한 광역단차를 보상하기 위한 것으로, 실린더형 캐패시터의 높이와 비슷한 두께,예를 들어 8,000 ∼ 12,000Å 정도의 두께로 형성한다.

도 2b를 참조하면, 통상의 사진공정을 실시하여 디램 셀 영역의 스토리지 노드 콘택이 형성될 영역을 한정한 다음, 제2 및 제1 층간절연막을 차례로 이방성 식각하여 디램 셀 영역의 반도체기판을 노출시키는 콘택홀을 형성한다. 이어서, 결과물의 전면에 소정의 절연막을 증착한 다음 에치백하여 상기 콘택홀의 측벽에 스페이서(52a)를 형성한다. 이 때, 로직 셀 영역에 형성된 제3 층간절연막(50)의 측면, 즉 디램 셀 영역과 로직 셀 영역의 경계부에도 스페이서(52b)가 형성된다.

도 2c를 참조하면, 스페이서가 형성된 결과물의 전면에, 예를 들어 불순물이 도핑된 폴리실리콘막을 증착하여 스토리지 노드 콘택을 형성하기 위한 도전층(54)을 형성한다. 이 도전층(54) 위에 예를 들어 산화막을 증착하여 실린더형 캐패시터를 형성하기 위한 물질막(56)을 형성한다. 상기 물질막(56)의 두께에 의해 실린더의 높이가 결정되므로 물질막(56)의 두께를 적절히 조절한다.

다음에, 물질막(56) 위에, 스토리지 전극이 형성될 영역을 한정하는 감광막 패턴(58)을 형성한다.

도 2d를 참조하면, 상기 감광막 패턴을 마스크로 사용하여 상기 물질막에 대해 건식식각을 실시하여 캐패시터의 하부전극(54')을 형성한 다음, 감광막 패턴을 제거한다. 이 때, 단차가 존재하는 디램 셀 영역과 로직 셀 영역의 경계면에도 상기 하부전극용 도전층(54)과 물질막(56)으로 이루어진 스페이서가 형성된다.

도 2e를 참조하면, 실린더형 캐패시터의 측벽을 형성하기 위하여 도 2d의 결과물의 전면에, 예를 들어 도핑된 폴리실리콘막을 형성한다. 다음에, 실린더 측벽용 폴리실리콘막에 대해 전면식각을 실시하여 물질막(56)의 측벽에 형성된 폴리실리콘막(60)을 남기고 나머지 영역에 존재하는 폴리실리콘막을 제거한다. 이 때, 디램 셀 영역과 로직 셀 영역의 경계면에는, 이미 형성된 도전층(54)과 물질막(56)에 의해 형성된 스페이서 위에, 실린더 측벽 형성용 폴리실리콘막(60)이 형성된 상태가 된다.

도 2f를 참조하면, 습식식각을 이용하여 실린더 측벽용 폴리실리콘막 내부에 잔류하는 물질막을 제거하면, 도시된 바와 같이 실린더가 완성된다. 다음, 결과물 상에 유전막을 증착하여 유전체막(62)을 형성한 다음, 상기 유전체막 위에 예를 들어 도핑된 폴리실리콘막을 증착한 후 이를 패터닝하여 캐패시터의 상부전극(64)을 형성한다. 이 때, 디램 셀 영역과 로직 셀 영역의 경계부에도 유전체막(62) 및 상부전극용 폴리실리콘막(64b)이 형성된다. 따라서, 디램 셀 영역과 로직 셀 영역의 경계부에는 스페이서(52b), 하부전극용 도전층(54), 물질막(56), 실린더 측벽용 폴리실리콘막(60b), 유전체막(62) 및 상부전극용 폴리실리콘막(64b)이 차례로 스페이서 형태를 이루며 형성되어 있기 때문에, 디램 셀 영역과 로직 셀 영역의 경계부에는 그 깊이가 완화된 지엽적인 단차만 존재할 뿐 광역단차는 발생하지 않는다.

다음에, 캐패시터가 형성된 결과물을 덮는 제4 층간절연막(66)을 형성한다. 제4 층간절연막(66)의 표면은 캐패시터의 형태를 반영한 지엽적인 단차와 디램 셀 영역과 로직 셀 영역 사이의 경계면에 존재하는 지엽적인 단차만 존재하게 된다.

도 2g를 참조하면, CMP 공정을 통해 제4 층간절연막(66)의 상부를 평탄화한다. CMP 공정의 특성상 지엽적인 단차는 완전 평탄화가 가능하기 때문에 평탄화가완료된 후에는 종래의 제조공정에서 발생하던 셀 간의 광역단차는 존재하지 않게 된다.

상기한 바와 같이 본 발명에 의하면,디램 복합 반도체 소자에서 상대적으로 높이가 낮은 로직 셀 영역에 디램 셀의 캐패시터의 높이에 해당하는 두께의 물질막 패턴을 형성하고 공정진행 과정에서 상기 물질막 패턴의 측벽에 순차적으로 스페이서가 형성되도록 한다. 따라서, 본 발명에 의하면 디램 셀 영역과 로직 셀 영역 사이의 광역 평탄화를 용이하게 이룰 수 있으며, 이에 따른 이점들은 다음과 같다.

첫째, 콘택-플러그를 형성하기 위해 증착한 도전막, 즉 텅스텐막에 대한 플라즈마 전면식각 공정에서 디램 셀 영역과 로직 셀 영역 사이의 경사진 영역에 텅스텐 잔여물이 남는 것을 방지할 수 있다.

둘째, 고집적도의 디램 복합 반도체 소자의 제조시 적용해야 하는 텅스텐에 대한 CMP 공정을 무리없이 진행할 수 있다.

셋째, 캐패시터를 형성한 결과물의 표면이 광역평탄화를 이루기 때문에, 금속 배선에 대한 사진공정에서 초점심도(DOF)에 대한 공정마진을 충분히 확보할 수 있다.

한편, 본 발명은 상술한 실시예에 국한되는 것이 아니라 후술되는 청구범위에 기재된 본 발명의 기술적 사상과 범주내에서 당업자에 의해 여러 가지 변형이 가능하다.

Claims (14)

1. 디램 셀과 로직 셀이 하나의 칩에 구현된 디랩 복합 반도체 장치에 있어서,

   로직 셀 영역에, 상기 디램 셀과의 단차를 완화시키기 위한 물질막 패턴을 구비하는 것을 특징으로 하는 광역 평탄화된 디램 복합 반도체장치.
2. 제 1항에 있어서, 상기 물질막 패턴은,

   상기 디램 셀 영역에 형성되는 캐패시터의 높이에 해당하는 두께를 갖는 것을 특징으로 하는 광역 평탄화된 디램 복합 반도체장치.
3. 제 2항에 있어서, 상기 디램 셀 영역에 형성되는 캐패시터는,

   적어도 하나 이상의 실린더를 갖는 실린더형 캐패시터인 것을 특징으로 하는 광역 평탄화된 디램 복합 반도체장치.
4. 제 1항에 있어서,

   상기 디램 셀 영역과 로직 셀 영역의 경계부의 상기 물질막 패턴의 측면에, 적어도 하나의 물질막으로 이루어진 스페이서를 구비하는 것을 특징으로 하는 광역평탄화된 디램 복합 반도체장치.
5. 제 1항 또는 제 4항에 있어서, 상기 캐패시터는 제1 도전층으로 이루어진 스토리지 전극, 유전체막 및 제2 도전층으로 이루어진 플레이트 전극으로 구성되고,

   상기 물질막 패턴의 측면에는, 상기 제1 도전층, 유전체막 및 제2 도전층 중 적어도 어느 하나로 이루어진 스페이서를 구비하는 것을 특징으로 하는 광역 평탄화된 디램 복합 반도체장치.
6. 반도체기판의 디램 셀 영역 및 로직 셀 영역에 각각 트랜지스터들을 형성하는 단계;

   상기 트랜지스터들이 형성된 반도체기판을 덮는 제1 층간절연막을 형성하는 단계;

   상기 제1 층간절연막을 관통하여 상기 디램 셀 영역의 반도체기판과 접속된 비트라인을 형성하는 단계;

   결과물을 덮는 제2 층간절연막을 형성하는 단계;

   로직 셀 영역의 상기 제2 층간절연막 위에, 디램 셀 영역과의 단차를 완화시키기 위한 물질막 패턴을 형성하는 단계;

   상기 디램 셀 영역의 반도체기판을 노출시키는 콘택홀을 형성하는 단계;

   상기 디램 셀 영역에는 상기 콘택홀을 통해 반도체기판과 접속된 제1 도전층으로 이루어진 스토리지 전극을 포함하는 캐패시터를 형성하는 단계; 및

   디램 셀 영역 및 로직 셀 영역의 결과물 상에 광역 평탄화된 제3 층간절연막을 형성하는 단계를 포함하는 것을 특징으로 하는 광역 평탄화된 디램 복합 반도체장치의 제조방법.
7. 제 6항에 있어서, 상기 물질막 패턴은,

   상기 제2 층간절연막 상에 형성되는 상기 스토리지 전극의 높이에 해당하는 두께로 형성하는 것을 특징으로 하는 광역 평탄화된 디랜 복합 반도체장치의 제조방법.
8. 제 6항에 있어서, 상기 캐패시터를 형성하는 단계에서,

   상기 디램 셀 영역과 로직 셀 영역의 경계부에 형성되는 상기 물질막 패턴의 측벽에, 제1 도전층으로 이루어진 제1 스페이서를 형성하는 것을 특징으로 하는 광역 평탄화된 디램 복합 반도체장치의 제조방법.
9. 제 6항에 있어서, 상기 캐패시터를 형성하는 단계는,

   상기 콘택홀을 통해 반도체기판과 접속된 제1 도전층으로 이루어진 스토리지 전극을 형성하는 단계와,

   상기 스토리지 전극 위에 유전체막을 형성하는 단계, 및

   상기 유전체막 위에 제 2도전층으로 이루어진 플레이트 전극을 형성하는 단계로 이루어지는 것을 특징으로 하는 광역 평탄화된 디램 복합 반도체장치의 제조방법.
10. 제 9항에 있어서, 상기 유전체막을 형성하는 단계 및/또는 상기 플레이트 전극을 형성하는 단계에서,

    상기 물질막 패턴 측면의 제1 스페이서 위에, 상기 유전체막으로 이루어진 제2 스페이서 및/또는 상기 플레이트 전극을 형성하기 위한 도전층으로 이루어진 제3 스페이서를 형성하는 것을 특징으로 하는 광역 평탄화된 디램 복합 반도체장치의 제조방법.
11. 제 6항에 있어서, 상기 스토리지 전극을 형성하는 단계는,

    콘택홀이 형성된 결과물의 전면에 도전층을 형성하는 단계와,

    상기 디램 셀 영역의 스토리지 전극이 형성될 영역에 절연막 패턴을 형성하는 단계와,

    상기 절연막 패턴의 측면에 도전층 스페이서를 형성하는 단계, 및

    상기 절연막 패턴을 제거하여 상기 도전층과 도전층 스페이서로 이루어진 실린더형 스토리지 전극을 형성하는 단계로 이루어지는 것을 특징으로 하는 광역 평탄화된 디램 복합 반도체장치의 제조방법.
12. 제 11항에 있어서, 절연막 패턴을 형성하는 단계에서,

    상기 물질막 패턴의 측면에, 상기 도전층 및 절연막으로 이루어진 스페이서를 형성하는 것을 특징으로 하는 광역 평탄화된 다램 복합 반도체장치의 제조방법.
13. 제 11항 또는 제 12항에 있어서, 상기 절연막 패턴의 측면에 도전층 스페이서를 형성하는 단계에서,

    상기 물질막 패턴의 측면에도 상기 도전층 스페이서를 형성하는 것을 특징으로 하는 광역 평탄화된 디램 복합 반도체장치의 제조방법.
14. 제 6항에 있어서, 상기 캐패시터를 형성하는 단계 전에, 상기 콘택홀의 측벽 및 물질막 패턴의 측벽에, 절연막으로 이루어진 스페이서를 형성하는 단계를 더 포함하는 것을 특징으로 하는 광역 평탄화된 디램 복합 반도체장치의 제조방법.