JP2000101040A - 半導体記憶装置の局所パッドとその製造方法 - Google Patents
半導体記憶装置の局所パッドとその製造方法Info
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- JP2000101040A JP2000101040A JP10264826A JP26482698A JP2000101040A JP 2000101040 A JP2000101040 A JP 2000101040A JP 10264826 A JP10264826 A JP 10264826A JP 26482698 A JP26482698 A JP 26482698A JP 2000101040 A JP2000101040 A JP 2000101040A
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Abstract
(57)【要約】
【課題】 局所パッド形成時の目ズレによる素子領域へ
のダメージをなくすと共に、層間絶縁膜を薄くすること
で、層間絶縁膜内のボイドの発生を少なくし、更に、コ
ンタクトの開口を容易にした半導体記憶装置の局所パッ
ドとその製造方法を提供する。 【解決手段】 ワード線とワード線との間に設けられ、
ビット線コンタクト又は容量コンタクトと素子領域とを
接続する半導体記憶装置の局所パッドの製造方法におい
て、半導体基板１０１上に素子分離領域１０２を形成
し、ワード線を形成した後、全面にポリシリコン膜１０
４を成膜し、このポリシリコン膜１０４を所定の形状に
エッチングして局所パッド部１０７を形成し、この局所
パッド部１０７の側壁にサイドウォール１０６を形成し
た後、このサイドウォール１０６をマスクとして、更
に、残った前記ポリシリコン膜１０４ａをエッチングす
るように構成したことを特徴とする。
のダメージをなくすと共に、層間絶縁膜を薄くすること
で、層間絶縁膜内のボイドの発生を少なくし、更に、コ
ンタクトの開口を容易にした半導体記憶装置の局所パッ
ドとその製造方法を提供する。 【解決手段】 ワード線とワード線との間に設けられ、
ビット線コンタクト又は容量コンタクトと素子領域とを
接続する半導体記憶装置の局所パッドの製造方法におい
て、半導体基板１０１上に素子分離領域１０２を形成
し、ワード線を形成した後、全面にポリシリコン膜１０
４を成膜し、このポリシリコン膜１０４を所定の形状に
エッチングして局所パッド部１０７を形成し、この局所
パッド部１０７の側壁にサイドウォール１０６を形成し
た後、このサイドウォール１０６をマスクとして、更
に、残った前記ポリシリコン膜１０４ａをエッチングす
るように構成したことを特徴とする。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体記憶装置の
局所パッドとその製造方法に係わり、特に、ＤＲＡＭの
コンタクト接続用の局所パッドを、素子領域にダメージ
を与えずに形成出来るようにした半導体記憶装置の局所
パッドとその製造方法に関する。
局所パッドとその製造方法に係わり、特に、ＤＲＡＭの
コンタクト接続用の局所パッドを、素子領域にダメージ
を与えずに形成出来るようにした半導体記憶装置の局所
パッドとその製造方法に関する。
【０００２】
【従来の技術】パターンの微細化に伴い目ズレによる素
子領域やられが大きな問題になっている。しかしなが
ら、レチクルマスクパターンを大きくし目ズレマージン
を増やす方法はマスク作製上不可能である。そこで現
在、素子領域との目ズレ量を可能な限り少なくし素子領
域やられを防いでいるがそれも限界に近づいている。以
下に、その従来例を示す。
子領域やられが大きな問題になっている。しかしなが
ら、レチクルマスクパターンを大きくし目ズレマージン
を増やす方法はマスク作製上不可能である。そこで現
在、素子領域との目ズレ量を可能な限り少なくし素子領
域やられを防いでいるがそれも限界に近づいている。以
下に、その従来例を示す。
【０００３】図４は、ワード線１０３、１０３間に設け
られた容量コンタクト用局部パッド３２１とビット線用
コンタクト用の局所パッド３２２とが形成された平面
図、図５はＢ−Ｂ’断面図、図６は局所パッドの製造工
程を示すＡ−Ａ’断面図である。まず、図６（ａ）に示
すように、半導体基板３０１上にトレンチ分離３０２を
形成し、その後、図４に示すように、ワード線３０３を
形成した後、ポリシリ層３０４を８０００Å堆積する。
その後、図６（ｂ）に示すように、ポリシリ層３０４上
に酸化膜ハードマスク３１０を２０００〜４０００Å形
成した後、図６（ｂ）、（ｃ）に示すようにレジストパ
ターン３０５をマスクに酸化膜ハードマスク３１０をエ
ッチングする。その後、図６（ｄ）に示すように酸化膜
ハードマスク３１０全面に第２酸化膜を１０００〜４０
００Åの間で堆積し、この第２酸化膜をエッチバックす
ることにより、酸化膜ハードマスク３１０の側壁に酸化
膜サイドウォール３０６ａを形成する。その後、図６
（ｅ）に示すように酸化膜ハードマスク３１０及び酸化
膜サイドウォール３０６ａをマスクにポリシリ層３０４
をエッチングし局所パッド３００を形成する。このよう
にして、局所パッド３００を酸化膜サイドウォール３０
６ａの厚さだけ大きくすることが出来る。
られた容量コンタクト用局部パッド３２１とビット線用
コンタクト用の局所パッド３２２とが形成された平面
図、図５はＢ−Ｂ’断面図、図６は局所パッドの製造工
程を示すＡ−Ａ’断面図である。まず、図６（ａ）に示
すように、半導体基板３０１上にトレンチ分離３０２を
形成し、その後、図４に示すように、ワード線３０３を
形成した後、ポリシリ層３０４を８０００Å堆積する。
その後、図６（ｂ）に示すように、ポリシリ層３０４上
に酸化膜ハードマスク３１０を２０００〜４０００Å形
成した後、図６（ｂ）、（ｃ）に示すようにレジストパ
ターン３０５をマスクに酸化膜ハードマスク３１０をエ
ッチングする。その後、図６（ｄ）に示すように酸化膜
ハードマスク３１０全面に第２酸化膜を１０００〜４０
００Åの間で堆積し、この第２酸化膜をエッチバックす
ることにより、酸化膜ハードマスク３１０の側壁に酸化
膜サイドウォール３０６ａを形成する。その後、図６
（ｅ）に示すように酸化膜ハードマスク３１０及び酸化
膜サイドウォール３０６ａをマスクにポリシリ層３０４
をエッチングし局所パッド３００を形成する。このよう
にして、局所パッド３００を酸化膜サイドウォール３０
６ａの厚さだけ大きくすることが出来る。
【０００４】しかしながら、局所パッド３００上に酸化
膜ハードマスク３１０が２０００〜４０００Å残ること
になる。このため、その後に形成する層間絶縁膜３２３
の膜厚を厚く形成しなければならない。しかし、層間絶
縁膜３２３の膜厚が、厚い場合、（１）層間絶縁膜の平
坦化においてＣＭＰを用いた場合、研磨時間が長くな
り、ウェハ面内の膜厚バラツキが大きくなる。また、酸
化膜ハードマスク部で層間膜厚を合わせると周辺部のコ
ンタクトの深さが深くなりコンタクト形成を難しくす
る。（２）局所パッドが高くなると層間絶縁膜形成時に
局所パッド間にボイドが発生する。（３）リフロー系の
平坦化方法を用いるとセル内と周辺回路部で段差が生
じ、後工程の配線パターニング時に段差部で配線切れや
配線ショートなどの問題が起こるという欠点があった。
膜ハードマスク３１０が２０００〜４０００Å残ること
になる。このため、その後に形成する層間絶縁膜３２３
の膜厚を厚く形成しなければならない。しかし、層間絶
縁膜３２３の膜厚が、厚い場合、（１）層間絶縁膜の平
坦化においてＣＭＰを用いた場合、研磨時間が長くな
り、ウェハ面内の膜厚バラツキが大きくなる。また、酸
化膜ハードマスク部で層間膜厚を合わせると周辺部のコ
ンタクトの深さが深くなりコンタクト形成を難しくす
る。（２）局所パッドが高くなると層間絶縁膜形成時に
局所パッド間にボイドが発生する。（３）リフロー系の
平坦化方法を用いるとセル内と周辺回路部で段差が生
じ、後工程の配線パターニング時に段差部で配線切れや
配線ショートなどの問題が起こるという欠点があった。
【０００５】
【発明が解決しようとする課題】本発明の目的は、上記
した従来技術の欠点を改良し、特に、局所パッド形成時
の目ズレによる素子領域へのダメージをなくすと共に、
層間絶縁膜を薄くすることで、層間絶縁膜内のボイドの
発生を少なくし、更に、コンタクトの開口を容易にし、
以て、性能を向上せしめた新規な半導体記憶装置の局所
パッドとその製造方法を提供するものである。
した従来技術の欠点を改良し、特に、局所パッド形成時
の目ズレによる素子領域へのダメージをなくすと共に、
層間絶縁膜を薄くすることで、層間絶縁膜内のボイドの
発生を少なくし、更に、コンタクトの開口を容易にし、
以て、性能を向上せしめた新規な半導体記憶装置の局所
パッドとその製造方法を提供するものである。
【０００６】本発明の他の目的は、局所パッドの抵抗を
低減した半導体記憶装置の局所パッドとその製造方法を
提供するものである。
低減した半導体記憶装置の局所パッドとその製造方法を
提供するものである。
【０００７】
【課題を解決するための手段】本発明は上記した目的を
達成するため、基本的には、以下に記載されたような技
術構成を採用するものである。即ち、本発明に係わる半
導体記憶装置の局所パッドの第１態様は、ワード線とワ
ード線との間に設けられ、ビット線コンタクト又は容量
コンタクトと素子領域とを接続する半導体記憶装置の局
所パッドにおいて、前記局所パッドを、素子領域を覆う
ように成膜したポリシリコン膜と、このポリシリコン膜
上に形成されたＷＳｉ膜と、このＷＳｉ膜の側壁に形成
された酸化膜のサイドウォールとで構成したことを特徴
とするものであり、又、第２態様は、前記ポリシリコン
膜が前記素子領域より大きいことを特徴とするものであ
る。
達成するため、基本的には、以下に記載されたような技
術構成を採用するものである。即ち、本発明に係わる半
導体記憶装置の局所パッドの第１態様は、ワード線とワ
ード線との間に設けられ、ビット線コンタクト又は容量
コンタクトと素子領域とを接続する半導体記憶装置の局
所パッドにおいて、前記局所パッドを、素子領域を覆う
ように成膜したポリシリコン膜と、このポリシリコン膜
上に形成されたＷＳｉ膜と、このＷＳｉ膜の側壁に形成
された酸化膜のサイドウォールとで構成したことを特徴
とするものであり、又、第２態様は、前記ポリシリコン
膜が前記素子領域より大きいことを特徴とするものであ
る。
【０００８】又、本発明に係わる半導体記憶装置の局所
パッドの製造方法の第１態様は、ワード線とワード線と
の間に設けられ、ビット線コンタクト又は容量コンタク
トと素子領域とを接続する半導体記憶装置の局所パッド
の製造方法において、半導体基板上に素子分離領域を形
成し、ワード線を形成した後、全面にポリシリコン膜を
成膜し、このポリシリコン膜を所定の形状にエッチング
して局所パッド部を形成し、この局所パッド部の側壁に
サイドウォールを形成した後、このサイドウォールをマ
スクとして、更に、残った前記ポリシリコン膜をエッチ
ングすることを特徴とするものであり、又、第２態様
は、ワード線とワード線との間に設けられ、ビット線コ
ンタクト又は容量コンタクトと素子領域とを接続する半
導体記憶装置の局所パッドの製造方法において、半導体
基板上に素子分離領域を形成した後、ワード線を形成す
る第１の工程と、全面にポリシリコン膜を成膜し、所定
の膜厚にする第２の工程と、前記ポリシリコン膜上にフ
ォトレジスト膜を塗布し、このフォトレジスト膜をパタ
ーニングする第３の工程と、前記フォトレジスト膜をマ
スクとして、前記ポリシリコン膜をエッチングして局所
パッド部を形成すると共に、前記マスクで覆われていな
い部分の膜厚を所定の膜厚にして残し、この残した部分
の膜厚が前記エッチングした膜厚に比べて小さくなるよ
うにエッチングする第４の工程と、全面に酸化膜を膜
し、この酸化膜をエッチバックして、前記局所パッド部
の側壁に酸化膜のサイドウォールを形成する第５の工程
と、前記サイドウォールをマスクとして、前記残した部
分のポリシリコン膜をエッチングする第６の工程と、を
含むことを特徴とするものであり、又、第３態様は、ワ
ード線とワード線との間に設けられ、ビット線コンタク
ト又は容量コンタクトと素子領域とを接続する半導体記
憶装置の局所パッドの製造方法において、半導体基板上
に素子分離領域を形成し、ワード線を形成した後、全面
にポリシリコン膜を成膜した後ＷＳｉ膜を成膜し、この
ＷＳｉ膜を所定の形状にエッチングして局所パッド部を
形成し、この局所パッド部の側壁にサイドウォールを形
成した後、このサイドウォールをマスクとして、前記ポ
リシリコン膜をエッチングすることを特徴とするもので
あり、又、第４態様は、ワード線とワード線との間に設
けられ、ビット線コンタクト又は容量コンタクトと素子
領域とを接続する半導体記憶装置の局所パッドの製造方
法において、半導体基板上に素子分離領域を形成した
後、ワード線を形成する第１の工程と、全面にポリシリ
コン膜を成膜した後、前記ポリシリコン膜の膜厚より厚
くＷＳｉ膜を成膜する第２の工程と、前記ＷＳｉ膜上に
フォトレジスト膜を塗布し、このフォトレジスト膜をパ
ターニングする第３の工程と、前記フォトレジスト膜を
マスクとして、前記ＷＳｉ膜のみをエッチングし、局所
パッド部を形成する第４の工程と、全面に酸化膜を膜
し、この酸化膜をエッチバックして、前記局所パッド部
の側壁に酸化膜のサイドウォールを形成する第５の工程
と、前記サイドウォールをマスクとして、前記ポリシリ
コン膜をエッチングする第６の工程と、を含むことを特
徴とするものである。
パッドの製造方法の第１態様は、ワード線とワード線と
の間に設けられ、ビット線コンタクト又は容量コンタク
トと素子領域とを接続する半導体記憶装置の局所パッド
の製造方法において、半導体基板上に素子分離領域を形
成し、ワード線を形成した後、全面にポリシリコン膜を
成膜し、このポリシリコン膜を所定の形状にエッチング
して局所パッド部を形成し、この局所パッド部の側壁に
サイドウォールを形成した後、このサイドウォールをマ
スクとして、更に、残った前記ポリシリコン膜をエッチ
ングすることを特徴とするものであり、又、第２態様
は、ワード線とワード線との間に設けられ、ビット線コ
ンタクト又は容量コンタクトと素子領域とを接続する半
導体記憶装置の局所パッドの製造方法において、半導体
基板上に素子分離領域を形成した後、ワード線を形成す
る第１の工程と、全面にポリシリコン膜を成膜し、所定
の膜厚にする第２の工程と、前記ポリシリコン膜上にフ
ォトレジスト膜を塗布し、このフォトレジスト膜をパタ
ーニングする第３の工程と、前記フォトレジスト膜をマ
スクとして、前記ポリシリコン膜をエッチングして局所
パッド部を形成すると共に、前記マスクで覆われていな
い部分の膜厚を所定の膜厚にして残し、この残した部分
の膜厚が前記エッチングした膜厚に比べて小さくなるよ
うにエッチングする第４の工程と、全面に酸化膜を膜
し、この酸化膜をエッチバックして、前記局所パッド部
の側壁に酸化膜のサイドウォールを形成する第５の工程
と、前記サイドウォールをマスクとして、前記残した部
分のポリシリコン膜をエッチングする第６の工程と、を
含むことを特徴とするものであり、又、第３態様は、ワ
ード線とワード線との間に設けられ、ビット線コンタク
ト又は容量コンタクトと素子領域とを接続する半導体記
憶装置の局所パッドの製造方法において、半導体基板上
に素子分離領域を形成し、ワード線を形成した後、全面
にポリシリコン膜を成膜した後ＷＳｉ膜を成膜し、この
ＷＳｉ膜を所定の形状にエッチングして局所パッド部を
形成し、この局所パッド部の側壁にサイドウォールを形
成した後、このサイドウォールをマスクとして、前記ポ
リシリコン膜をエッチングすることを特徴とするもので
あり、又、第４態様は、ワード線とワード線との間に設
けられ、ビット線コンタクト又は容量コンタクトと素子
領域とを接続する半導体記憶装置の局所パッドの製造方
法において、半導体基板上に素子分離領域を形成した
後、ワード線を形成する第１の工程と、全面にポリシリ
コン膜を成膜した後、前記ポリシリコン膜の膜厚より厚
くＷＳｉ膜を成膜する第２の工程と、前記ＷＳｉ膜上に
フォトレジスト膜を塗布し、このフォトレジスト膜をパ
ターニングする第３の工程と、前記フォトレジスト膜を
マスクとして、前記ＷＳｉ膜のみをエッチングし、局所
パッド部を形成する第４の工程と、全面に酸化膜を膜
し、この酸化膜をエッチバックして、前記局所パッド部
の側壁に酸化膜のサイドウォールを形成する第５の工程
と、前記サイドウォールをマスクとして、前記ポリシリ
コン膜をエッチングする第６の工程と、を含むことを特
徴とするものである。
【０００９】
【発明の実施の形態】本発明に係わる半導体記憶装置の
局所パッドの製造方法は、ワード線とワード線との間に
設けられ、ビット線コンタクト又は容量コンタクトと素
子領域とを接続する半導体記憶装置の局所パッドの製造
方法において、半導体基板上に素子分離領域を形成し、
ワード線を形成した後、全面にポリシリコン膜を成膜
し、このポリシリコン膜を所定の形状にエッチングして
局所パッド部を形成し、この局所パッド部の側壁にサイ
ドウォールを形成した後、このサイドウォールをマスク
として、更に、残った前記ポリシリコン膜をエッチング
するように構成したものであるから、局所パッド形成時
の目ズレによる素子領域へのダメージをなくすと共に、
層間絶縁膜を薄くすることで、層間絶縁膜内のボイドの
発生を少なくし、更に、コンタクトの開口を容易にして
いる。
局所パッドの製造方法は、ワード線とワード線との間に
設けられ、ビット線コンタクト又は容量コンタクトと素
子領域とを接続する半導体記憶装置の局所パッドの製造
方法において、半導体基板上に素子分離領域を形成し、
ワード線を形成した後、全面にポリシリコン膜を成膜
し、このポリシリコン膜を所定の形状にエッチングして
局所パッド部を形成し、この局所パッド部の側壁にサイ
ドウォールを形成した後、このサイドウォールをマスク
として、更に、残った前記ポリシリコン膜をエッチング
するように構成したものであるから、局所パッド形成時
の目ズレによる素子領域へのダメージをなくすと共に、
層間絶縁膜を薄くすることで、層間絶縁膜内のボイドの
発生を少なくし、更に、コンタクトの開口を容易にして
いる。
【００１０】又、半導体基板上に素子分離領域を形成
し、ワード線を形成した後、全面にポリシリコン膜を成
膜した後ＷＳｉ膜を成膜し、このＷＳｉ膜を所定の形状
にエッチングして局所パッド部を形成し、この局所パッ
ド部の側壁にサイドウォールを形成した後、このサイド
ウォールをマスクとして、前記ポリシリコン膜をエッチ
ングするように構成したものであるから、局所パッドの
抵抗値を前記の方法に比べてより小さくすることが出来
る。
し、ワード線を形成した後、全面にポリシリコン膜を成
膜した後ＷＳｉ膜を成膜し、このＷＳｉ膜を所定の形状
にエッチングして局所パッド部を形成し、この局所パッ
ド部の側壁にサイドウォールを形成した後、このサイド
ウォールをマスクとして、前記ポリシリコン膜をエッチ
ングするように構成したものであるから、局所パッドの
抵抗値を前記の方法に比べてより小さくすることが出来
る。
【００１１】
【実施例】以下に、本発明に係わる半導体記憶装置の局
所パッドとその製造方法の具体例を図面を参照しながら
詳細に説明する。 （第１の具体例）図１は、本発明に係わる半導体記憶装
置の局所パッドの製造方法の具体例を示す図、図２は図
１に直交する方向の断面図であって、これらの図には、
ワード線とワード線との間に設けられ、ビット線コンタ
クト又は容量コンタクトと素子領域とを接続する半導体
記憶装置の局所パッドの製造方法において、半導体基板
１０１上に素子分離領域１０２を形成した後、ワード線
１０３を形成する第１の工程と、全面にポリシリコン膜
１０４を成膜し、所定の膜厚にする第２の工程と、前記
ポリシリコン膜１０４上にフォトレジスト膜１０５を塗
布し、このフォトレジスト膜１０５をパターニングする
第３の工程と、前記フォトレジスト膜１０５をマスクと
して、前記ポリシリコン膜１０４をエッチングして局所
パッド部１０７を形成すると共に、前記マスクで覆われ
ていない部分の膜厚を所定の膜厚にして残し、この残し
た部分の膜厚１０４ａが前記エッチングした膜厚に比べ
て小さくなるようにエッチングする第４の工程と、全面
に酸化膜を膜し、この酸化膜をエッチバックして、前記
局所パッド部１０７の側壁に酸化膜のサイドウォール１
０６を形成する第５の工程と、前記サイドウォール１０
６をマスクとして、前記残した部分のポリシリコン膜１
０４ａをエッチングする第６の工程と、を含む半導体記
憶装置の局所パッドの製造方法が示されている。
所パッドとその製造方法の具体例を図面を参照しながら
詳細に説明する。 （第１の具体例）図１は、本発明に係わる半導体記憶装
置の局所パッドの製造方法の具体例を示す図、図２は図
１に直交する方向の断面図であって、これらの図には、
ワード線とワード線との間に設けられ、ビット線コンタ
クト又は容量コンタクトと素子領域とを接続する半導体
記憶装置の局所パッドの製造方法において、半導体基板
１０１上に素子分離領域１０２を形成した後、ワード線
１０３を形成する第１の工程と、全面にポリシリコン膜
１０４を成膜し、所定の膜厚にする第２の工程と、前記
ポリシリコン膜１０４上にフォトレジスト膜１０５を塗
布し、このフォトレジスト膜１０５をパターニングする
第３の工程と、前記フォトレジスト膜１０５をマスクと
して、前記ポリシリコン膜１０４をエッチングして局所
パッド部１０７を形成すると共に、前記マスクで覆われ
ていない部分の膜厚を所定の膜厚にして残し、この残し
た部分の膜厚１０４ａが前記エッチングした膜厚に比べ
て小さくなるようにエッチングする第４の工程と、全面
に酸化膜を膜し、この酸化膜をエッチバックして、前記
局所パッド部１０７の側壁に酸化膜のサイドウォール１
０６を形成する第５の工程と、前記サイドウォール１０
６をマスクとして、前記残した部分のポリシリコン膜１
０４ａをエッチングする第６の工程と、を含む半導体記
憶装置の局所パッドの製造方法が示されている。
【００１２】以下に、この具体例を更に詳細に説明す
る。図１は、素子が形成された半導体基板にワード線を
形成後、ワード線とワード線との間に局所パッドを形成
する工程を示したものである。まず、図１（ａ）に示す
半導体基板１０１上にトレンチ分離１０２を形成し、そ
の後、図４のように、ワード線１０３を形成した後、ポ
リシリコン膜１０４を例えば８０００Å堆積する。その
後、ポリシリコン膜１０４の膜厚をエッチバックし、ポ
リシリコン膜１０４の膜厚をワード線１０３上で図２に
示すように２０００Å以下になるように調整する。その
後、図１（ｂ）に示すように、フォトレジスト膜１０５
を塗布しパターニングを行う。次に、図１（ｃ）に示す
ようにフォトレジスト膜１０５をマスクにポリシリコン
膜１０４をエッチングし下地から５００〜１０００Å残
した形の局所パッド部１０７を形成する。その後、図１
（ｄ）に示すように局所パッド部１０７を覆うように全
面に酸化膜を１０００〜４０００Åの間で堆積し、この
酸化膜をエッチバックすることにより、局所パッド部１
０７側壁に酸化膜サイドウォール１０６を形成する。最
後に、図１（ｅ）に示すように、この酸化膜サイドウォ
ール１０６をマスクに残りのポリシリコン膜１０４ａを
エッチングし、凸型局所パッド１００を形成する。
る。図１は、素子が形成された半導体基板にワード線を
形成後、ワード線とワード線との間に局所パッドを形成
する工程を示したものである。まず、図１（ａ）に示す
半導体基板１０１上にトレンチ分離１０２を形成し、そ
の後、図４のように、ワード線１０３を形成した後、ポ
リシリコン膜１０４を例えば８０００Å堆積する。その
後、ポリシリコン膜１０４の膜厚をエッチバックし、ポ
リシリコン膜１０４の膜厚をワード線１０３上で図２に
示すように２０００Å以下になるように調整する。その
後、図１（ｂ）に示すように、フォトレジスト膜１０５
を塗布しパターニングを行う。次に、図１（ｃ）に示す
ようにフォトレジスト膜１０５をマスクにポリシリコン
膜１０４をエッチングし下地から５００〜１０００Å残
した形の局所パッド部１０７を形成する。その後、図１
（ｄ）に示すように局所パッド部１０７を覆うように全
面に酸化膜を１０００〜４０００Åの間で堆積し、この
酸化膜をエッチバックすることにより、局所パッド部１
０７側壁に酸化膜サイドウォール１０６を形成する。最
後に、図１（ｅ）に示すように、この酸化膜サイドウォ
ール１０６をマスクに残りのポリシリコン膜１０４ａを
エッチングし、凸型局所パッド１００を形成する。
【００１３】このようにポリシリコン膜１０４のエッチ
ングを下地から５００〜１０００Å残し途中で止め、そ
の側壁に酸化膜のサイドウォール１０６形成し、その酸
化膜サイドウォール１０６をマスクにポリシリコン１０
４ａをエッチングすることによりフォトレジストで形成
した局所パッドパターンより局所パッドの大きさを大き
く形成することができる。したがって、局所パッドのフ
ォトレジストが目ズレしていても局所パッドの大きさが
フォトレジストパターンより大きくなっているので、素
子領域１０８へのエッチングによるダメージを回避する
ことができる。
ングを下地から５００〜１０００Å残し途中で止め、そ
の側壁に酸化膜のサイドウォール１０６形成し、その酸
化膜サイドウォール１０６をマスクにポリシリコン１０
４ａをエッチングすることによりフォトレジストで形成
した局所パッドパターンより局所パッドの大きさを大き
く形成することができる。したがって、局所パッドのフ
ォトレジストが目ズレしていても局所パッドの大きさが
フォトレジストパターンより大きくなっているので、素
子領域１０８へのエッチングによるダメージを回避する
ことができる。
【００１４】（第２の具体例）次に、本発明の第２の具
体例を図３を参照して説明する。先ず、図３（ａ）に示
すように、半導体基板２０１上にトレンチ分離２０２を
形成し、その後、ワード線２０３を形成した後、ポリシ
リコン膜２０４を例えば８００Å堆積する。その後、ポ
リシリコン膜２０４上にＷＳｉ（タングステンシリサイ
ド）膜２０９を５０００Å堆積する。その後、図３
（ｂ）に示すようにフォトレジスト膜２０５を塗布し、
フォトレジスト膜２０５のパターニングを行う。その
後、図３（ｃ）に示すようにフォトレジスト膜２０５を
マスクにＷＳｉ膜２０９をエッチングし、ポリシリコン
膜２０４上でエッチングを止め、局所ＷＳｉパッド２０
７を形成する。その後、図３（ｄ）に示すように、局所
ＷＳｉパッド２０７を覆うように、全面に酸化膜を１０
００〜４０００Åの間で堆積し、この酸化膜をエッチバ
ックすることにより、局所ＷＳｉパッド２０７側壁に酸
化膜サイドウォール２０６ａを形成する。その後、図３
（ｅ）に示すように、酸化膜サイドウォール２０６ａを
マスクにポリシリコン膜２０４をエッチングし、凸型局
所ＷＳｉパッド２００を形成する。
体例を図３を参照して説明する。先ず、図３（ａ）に示
すように、半導体基板２０１上にトレンチ分離２０２を
形成し、その後、ワード線２０３を形成した後、ポリシ
リコン膜２０４を例えば８００Å堆積する。その後、ポ
リシリコン膜２０４上にＷＳｉ（タングステンシリサイ
ド）膜２０９を５０００Å堆積する。その後、図３
（ｂ）に示すようにフォトレジスト膜２０５を塗布し、
フォトレジスト膜２０５のパターニングを行う。その
後、図３（ｃ）に示すようにフォトレジスト膜２０５を
マスクにＷＳｉ膜２０９をエッチングし、ポリシリコン
膜２０４上でエッチングを止め、局所ＷＳｉパッド２０
７を形成する。その後、図３（ｄ）に示すように、局所
ＷＳｉパッド２０７を覆うように、全面に酸化膜を１０
００〜４０００Åの間で堆積し、この酸化膜をエッチバ
ックすることにより、局所ＷＳｉパッド２０７側壁に酸
化膜サイドウォール２０６ａを形成する。その後、図３
（ｅ）に示すように、酸化膜サイドウォール２０６ａを
マスクにポリシリコン膜２０４をエッチングし、凸型局
所ＷＳｉパッド２００を形成する。
【００１５】このように、第２の具体例の製造方法で
は、ワード線とワード線との間に設けられ、ビット線コ
ンタクト又は容量コンタクトと素子領域とを接続する半
導体記憶装置の局所パッドの製造方法において、半導体
基板上に素子分離領域を形成した後、ワード線を形成す
る第１の工程と、全面にポリシリコン膜２０４を成膜し
た後、前記ポリシリコン膜２０４の膜厚より厚くＷＳｉ
膜２０９を成膜する第２の工程と、前記ＷＳｉ膜２０９
上にフォトレジスト膜２０５を塗布し、このフォトレジ
スト膜２０５をパターニングする第３の工程と、前記フ
ォトレジスト膜２０５をマスクとして、前記ＷＳｉ膜２
０９のみをエッチングし、局所パッド部２０７を形成す
る第４の工程と、全面に酸化膜を膜し、この酸化膜をエ
ッチバックして、前記局所パッド部２０７の側壁に酸化
膜のサイドウォール２０６ａを形成する第５の工程と、
前記サイドウォール２０６ａをマスクとして、前記ポリ
シリコン膜２０４をエッチングする第６の工程と、を含
むものである。
は、ワード線とワード線との間に設けられ、ビット線コ
ンタクト又は容量コンタクトと素子領域とを接続する半
導体記憶装置の局所パッドの製造方法において、半導体
基板上に素子分離領域を形成した後、ワード線を形成す
る第１の工程と、全面にポリシリコン膜２０４を成膜し
た後、前記ポリシリコン膜２０４の膜厚より厚くＷＳｉ
膜２０９を成膜する第２の工程と、前記ＷＳｉ膜２０９
上にフォトレジスト膜２０５を塗布し、このフォトレジ
スト膜２０５をパターニングする第３の工程と、前記フ
ォトレジスト膜２０５をマスクとして、前記ＷＳｉ膜２
０９のみをエッチングし、局所パッド部２０７を形成す
る第４の工程と、全面に酸化膜を膜し、この酸化膜をエ
ッチバックして、前記局所パッド部２０７の側壁に酸化
膜のサイドウォール２０６ａを形成する第５の工程と、
前記サイドウォール２０６ａをマスクとして、前記ポリ
シリコン膜２０４をエッチングする第６の工程と、を含
むものである。
【００１６】なお、何れの具体例でも、ポリシリコン膜
の端部は、素子領域２０８を囲む素子分離領域１０２、
２０２の端部と重なっている。
の端部は、素子領域２０８を囲む素子分離領域１０２、
２０２の端部と重なっている。
【００１７】
【発明の効果】本発明に係わる半導体記憶装置の局所パ
ッドとその製造方法は、上述のように構成したので、以
下のような効果を奏する。 （１）局所パッド形成時の目ズレによる素子領域やられ
がなくなり、デバイス特性が向上する。
ッドとその製造方法は、上述のように構成したので、以
下のような効果を奏する。 （１）局所パッド形成時の目ズレによる素子領域やられ
がなくなり、デバイス特性が向上する。
【００１８】（２）局所パッド上に酸化膜のハードマス
クを残す必要が無くなるため、層間絶縁膜の膜厚を厚く
する必要がなくなりＣＭＰ時のウェハ面内均一性が向上
する。 （３）局所パッド間の層間絶縁膜内のボイドの発生を低
減できる。 （４）層間絶縁膜厚が薄いため、コンタクトの開口が容
易になる。
クを残す必要が無くなるため、層間絶縁膜の膜厚を厚く
する必要がなくなりＣＭＰ時のウェハ面内均一性が向上
する。 （３）局所パッド間の層間絶縁膜内のボイドの発生を低
減できる。 （４）層間絶縁膜厚が薄いため、コンタクトの開口が容
易になる。
【００１９】（５）また、第２の具体例を用いることに
より、局所パッドの抵抗を小さくすることが出来る。
より、局所パッドの抵抗を小さくすることが出来る。
【図１】本発明に係わる半導体記憶装置の局所パッドの
製造工程を示す断面図である。
製造工程を示す断面図である。
【図２】図１に直交する方向での断面図である。
【図３】本発明に係わる半導体記憶装置の局所パッドの
他の製造工程を示す断面図である。
他の製造工程を示す断面図である。
【図４】半導体記憶装置の局所パッドの配置状態を示す
平面図である。
平面図である。
【図５】図４のＢ−Ｂ’断面図である。
【図６】図４のＡ−Ａ’断面での従来の製造工程を示す
断面図である。
断面図である。
１００、２００ 凸型局所パッド １０１、２０１ 半導体基板 １０２、２０２ トレンチ分離 １０３、２０３ ワード線 １０４、２０４ ポリシリコン膜 １０４ａ 残したポリシリコン膜 １０５、２０５ フォトレジスト １０６、２０６ａ 酸化膜サイドウォール １０７、２０７ 局所パッド部 １０８、２０８ 素子領域 ２０９ ＷＳｉ膜
Claims (6)
- 【請求項１】 ワード線とワード線との間に設けられ、
ビット線コンタクト又は容量コンタクトと素子領域とを
接続する半導体記憶装置の局所パッドにおいて、 前記局所パッドを、素子領域を覆うように成膜したポリ
シリコン膜と、このポリシリコン膜上に形成されたＷＳ
ｉ膜と、このＷＳｉ膜の側壁に形成された酸化膜のサイ
ドウォールとで構成したことを特徴とする半導体記憶装
置の局所パッド。 - 【請求項２】 前記ポリシリコン膜が前記素子領域より
大きいことを特徴とする請求項１記載の半導体記憶装置
の局所パッド。 - 【請求項３】 ワード線とワード線との間に設けられ、
ビット線コンタクト又は容量コンタクトと素子領域とを
接続する半導体記憶装置の局所パッドの製造方法におい
て、 半導体基板上に素子分離領域を形成し、ワード線を形成
した後、全面にポリシリコン膜を成膜し、このポリシリ
コン膜を所定の形状にエッチングして局所パッド部を形
成し、この局所パッド部の側壁にサイドウォールを形成
した後、このサイドウォールをマスクとして、更に、残
った前記ポリシリコン膜をエッチングすることを特徴と
する半導体記憶装置の局所パッドの製造方法。 - 【請求項４】 ワード線とワード線との間に設けられ、
ビット線コンタクト又は容量コンタクトと素子領域とを
接続する半導体記憶装置の局所パッドの製造方法におい
て、 半導体基板上に素子分離領域を形成した後、ワード線を
形成する第１の工程と、 全面にポリシリコン膜を成膜し、所定の膜厚にする第２
の工程と、 前記ポリシリコン膜上にフォトレジスト膜を塗布し、こ
のフォトレジスト膜をパターニングする第３の工程と、 前記フォトレジスト膜をマスクとして、前記ポリシリコ
ン膜をエッチングして局所パッド部を形成すると共に、
前記マスクで覆われていない部分の膜厚を所定の膜厚に
して残し、この残した部分の膜厚が前記エッチングした
膜厚に比べて小さくなるようにエッチングする第４の工
程と、 全面に酸化膜を膜し、この酸化膜をエッチバックして、
前記局所パッド部の側壁に酸化膜のサイドウォールを形
成する第５の工程と、 前記サイドウォールをマスクとして、前記残した部分の
ポリシリコン膜をエッチングする第６の工程と、 を含むことを特徴とする半導体記憶装置の局所パッドの
製造方法。 - 【請求項５】 ワード線とワード線との間に設けられ、
ビット線コンタクト又は容量コンタクトと素子領域とを
接続する半導体記憶装置の局所パッドの製造方法におい
て、 半導体基板上に素子分離領域を形成し、ワード線を形成
した後、全面にポリシリコン膜を成膜した後ＷＳｉ膜を
成膜し、このＷＳｉ膜を所定の形状にエッチングして局
所パッド部を形成し、この局所パッド部の側壁にサイド
ウォールを形成した後、このサイドウォールをマスクと
して、前記ポリシリコン膜をエッチングすることを特徴
とする半導体記憶装置の局所パッドの製造方法。 - 【請求項６】 ワード線とワード線との間に設けられ、
ビット線コンタクト又は容量コンタクトと素子領域とを
接続する半導体記憶装置の局所パッドの製造方法におい
て、 半導体基板上に素子分離領域を形成した後、ワード線を
形成する第１の工程と、 全面にポリシリコン膜を成膜した後、前記ポリシリコン
膜の膜厚より厚くＷＳｉ膜を成膜する第２の工程と、 前記ＷＳｉ膜上にフォトレジスト膜を塗布し、このフォ
トレジスト膜をパターニングする第３の工程と、 前記フォトレジスト膜をマスクとして、前記ＷＳｉ膜の
みをエッチングし、局所パッド部を形成する第４の工程
と、 全面に酸化膜を膜し、この酸化膜をエッチバックして、
前記局所パッド部の側壁に酸化膜のサイドウォールを形
成する第５の工程と、 前記サイドウォールをマスクとして、前記ポリシリコン
膜をエッチングする第６の工程と、 を含むことを特徴とする半導体記憶装置の局所パッドの
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26482698A JP3149858B2 (ja) | 1998-09-18 | 1998-09-18 | 半導体記憶装置の局所パッドとその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26482698A JP3149858B2 (ja) | 1998-09-18 | 1998-09-18 | 半導体記憶装置の局所パッドとその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000101040A true JP2000101040A (ja) | 2000-04-07 |
| JP3149858B2 JP3149858B2 (ja) | 2001-03-26 |
Family
ID=17408753
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26482698A Expired - Fee Related JP3149858B2 (ja) | 1998-09-18 | 1998-09-18 | 半導体記憶装置の局所パッドとその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3149858B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100543867B1 (ko) * | 2003-01-30 | 2006-01-20 | 동부아남반도체 주식회사 | 메모리 혹은 임베디드 메모리 디바이스에서 쉽게 결함을 찾는 와이드 메모리 패턴 |
| JP2006173559A (ja) * | 2004-12-16 | 2006-06-29 | Hynix Semiconductor Inc | ランディングプラグコンタクトホールのマスク及びこれを用いたプラグ形成方法 |
-
1998
- 1998-09-18 JP JP26482698A patent/JP3149858B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100543867B1 (ko) * | 2003-01-30 | 2006-01-20 | 동부아남반도체 주식회사 | 메모리 혹은 임베디드 메모리 디바이스에서 쉽게 결함을 찾는 와이드 메모리 패턴 |
| JP2006173559A (ja) * | 2004-12-16 | 2006-06-29 | Hynix Semiconductor Inc | ランディングプラグコンタクトホールのマスク及びこれを用いたプラグ形成方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3149858B2 (ja) | 2001-03-26 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |