KR20010064054A - 웨이퍼 에지 영역 부근의 넷 다이에서 금속배선 단락을방지할 수 있는 이너 캐패시터 형성방법 - Google Patents

Abstract

본 발명은 반도체 제조 기술에 관한 것으로, 특히 반도체 소자 제조 공정 중 캐패시터 형성 공정에 관한 것이며, 웨이퍼 에지 영역과 인접한 넷 다이에서 유발되는 층간절연막의 손실에 의한 금속배선과 캐패시터의 단락을 방지할 수 있는 이너 캐패시터 형성방법을 제공하고자 한다. 본 발명의 특징적인 이너 캐패시터 형성방법은, 층간절연막을 관통하여 반도체 기판의 접합층을 노출시키는 콘택홀을 형성하는 제1 단계; 상기 콘택홀 내에 콘택 플러그를 형성하는 제2 단계; 상기 제2 단계를 마친 전체 구조 상부에 희생막을 형성하는 제3 단계; 상기 희생막을 선택 식각하는 제4 단계; 상기 제4 단계를 마친 전체 구조 표면을 따라 전하저장 전극용 전도막을 형성하는 제5 단계; 상기 희생막 상부의 상기 전도막을 제거하는 제6 단계; 전하저장 전극이 형성되지 않는 웨이퍼 에지 영역을 덮는 식각 마스크 패턴을 사용하여 넷 다이 영역의 상기 희생막을 제거하는 제7 단계; 및 상기 제7 단계를 마친 전체 구조 상부에 유전체막 및 플레이트 전극을 형성하는 제8 단계를 포함하여 이루어진다.

Description

웨이퍼 에지 영역 부근의 넷 다이에서 금속배선 단락을 방지할 수 있는 이너 캐패시터 형성방법{A METHOD OF FORMING INNER CAPACITOR FOR PREVENTING METAL WIRE SHORTAGE IN NET DIE NEAR WAFER EDGE AREAS}

본 발명은 반도체 제조 기술에 관한 것으로, 특히 반도체 소자 제조 공정 중 캐패시터 형성 공정에 관한 것이다.

일반적으로, DRAM을 비롯한 반도체 소자의 집적도가 높아짐에 따라 단위 셀의 면적은 축소되고 있음에도 불구하고, 반도체 소자의 동작 특성을 확보하기 위해서는 일정량 이상의 캐패시턴스를 유지해야 하는 과제를 안고 있다.

이와 같은 과제를 해결하고자 실린더형, 지느러미(fin)형, 풀무(bellows)형 등의 3차원 구조의 전하저장 전극이 제시되어 전하저장 전극의 표면적을 확보하고자 하였다. 이러한 3차원 구조의 전하저장 전극 중 실린더 구조가 양산에 적용되고있다.

최근에는 실린더 구조를 취하면서 더욱 더 높은 측벽을 형성할 수 있는 이너 캐패시터가 제시되어 보다 안정적인 캐패시터를 제조할 수 있게 되었다.

첨부된 도면 도 1a 및 도 1b는 종래기술에 따른 이너 캐패시터의 전하저장 전극 형성 공정을 도시한 것으로, 이하 이를 참조하여 설명한다.

종래의 이너 캐패시터의 전하저장 전극 형성 공정은, 우선 도 1a에 도시된 바와 같이 비트라인(도시되지 않음) 형성 공정까지 마친 실리콘 기판(10) 상에 층간절연막(11)과 후속 공정시 하부의 층간절연막(11)을 보호하기 위한 베리어 산화질화막(SiON)(12)을 증착하고 이들을 차례로 식각하여 콘택홀을 형성한 다음, 콘택홀 내에 폴리실리콘 플러그(poly-silicon plug)(13)를 형성하고, 및 희생 산화막(14)을 차례로 증착한다. 이어서, 하부전극이 형성될 영역의 희생 산화막(14) 및 베리어 산화질화막(13)을 선택 식각하고, 전체구조 표면을 따라 전하저장 전극용 폴리실리콘막(15)을 증착한다.

다음으로, 도 1b에 도시된 바와 같이 화학·기계적 평탄화(CMP) 공정 또는 에치백 공정을 실시하여 희생 산화막(14) 상의 폴리실리콘막(16)을 제거하고 희생 산화막(14)을 습식 또는 건식 식각법으로 제거한다.

상기와 같은 공정을 진행하는 경우, 이너 캐패시터 형성에 소요되는 희생 산화막(14)의 두께는 약 10000Å에 이른다.

첨부된 도면 도 2는 DRAM의 웨이퍼 맵을 도시한 것으로, 웨이퍼의 에지 부분만을 나타내고 있다. 도시된 바와 같이 웨이퍼(20)에는 많은 넷 다이가 정의되어공정을 수행하게 된다. 그런데, 웨이퍼(20) 자체가 둥글기 때문에 넷 다이가 정의되지 않은 필요없는 영역(에지 영역)이 생기게 된다. 이러한 에지 영역에는 소자가 형성되지 않으므로, 워드라인, 비트라인, 캐패시터 등이 형성되지 않게 되며, 이에 따라 에지 영역에는 공정을 진행하면서 층간절연막만이 적층된다.

따라서, 상기 도 1a 및 도 1b에 도시된 캐패시터의 전하저장 전극 형성 공정을 진행한 후에도 에지 영역에는 더 적층되는 층이 존재하지 않게 된다. 즉, 넷 다이 내에는 전하저장 전극 패턴이 밀집되어 형성되지만, 웨이퍼 에지 영역에는 전하저장 전극 패턴이 형성되지 않는다.

통상적으로, 캐패시터 공정(유전체 및 플레이트 전극 형성 공정 포함)을 진행한 후에는 층간절연막을 형성하고 금속배선 공정을 진행하는데, 금속배선 마스크 공정시 안정된 패턴 형성을 위하여 층간절연막을 평탄화해야만 한다. 층간절연막의 평탄화를 위해 통상 화학적·기계적 평탄화(CMP) 공정을 실시하고 있다. 한편, CMP 공정을 진행함에 있어서, 웨이퍼 중심 부분의 넷 다이에서는 별 문제 없이 프로세스가 진행되지만, 웨이퍼의 에지 영역에 인접한 넷 다이에서는 층간절연막의 손실이 발생하여 후속 금속배선 공정에서 캐패시터와 금속배선의 단락을 유발하는 문제점이 있었다. 이러한 단락 현상으로 20% 이상의 넷 다이가 쓸모 없게 되어 수율 저하의 요인이 되고 있다.

이러한 CMP 공정시의 층간절연막의 손실은 웨이퍼 에지 영역이 그 부근의 넷 다이에 비해 12000Å(전하저장 전극 형성시의 희생 산화막, 캐패시터 유전막 및 플레이트 전극의 두께) 이상 낮은 단차를 보이고, 이에 따라 웨이퍼 에지 영역에 인접한 넷 다이에서 단위 면적당 CMP 패드의 압력이 높아져 CMP 균일도가 불량해지는데 기인한 것이다.

이러한 문제점을 극복하기 위한 방안으로 웨이퍼 에지 영역에 더미 전하저장 전극 패턴을 형성하는 것을 생각할 수 있으나, 이처럼 웨이퍼 에지 영역에 더미 전하저장 전극 패턴을 형성하는 경우, 후속 공정시 패턴이 붕괴될 우려가 크기 때문에 그 실효성이 없다.

첨부된 도면 도 3a는 웨이퍼 중심부의 넷 다이의 단면을 보여주는 주사전자현미경(SEM) 사진이며, 도 3b는 웨이퍼 에지 영역에 인접한 넷 다이의 단면을 보여주는 주사전자현미경 사진을 나타낸 것이다.

도 3a에 도시된 바와 같이 웨이퍼 중심부의 넷 다이에서는 캐패시터(31)와 금속배선(33) 사이에 층간절연막(32)이 충분히 존재하고 있으나, 웨이퍼 에지 영역에 인접한 넷 다이에서는 도 3b에 도시된 바와 같이 캐패시터(31) 상부의 층간절연막(32)이 유실되어 금속배선(33)과 단락(A)이 발생함을 확인할 수 있다.

본 발명은 웨이퍼 에지 영역과 인접한 넷 다이에서 유발되는 층간절연막의 손실에 의한 금속배선과 캐패시터의 단락을 방지할 수 있는 이너 캐패시터 형성방법을 제공하는데 그 목적이 있다.

도 1a 및 도 1b는 종래기술에 따른 이너 캐패시터의 전하저장 전극 형성 공정도.

도 2는 DRAM의 웨이퍼 맵.

도 3a는 웨이퍼 중심부의 넷 다이의 단면을 보여주는 주사전자현미경(SEM) 사진.

도 3b는 웨이퍼 에지 영역에 인접한 넷 다이의 단면을 보여주는 주사전자현미경 사진.

도 4는 본 발명의 일 실시예에 따른 이너 캐패시터의 전하저장 전극 형성 공정시 희생 산화막 제거 후의 웨이퍼 에지 영역과 그에 인접한 넷 다이 영역을 도시한 개념도.

도 5a는 본 발명의 일 실시예에 따라 이너 캐패시터를 형성한 후 층간절연막을 증착 및 CMP를 실시한 상태의 단면 SEM 사진(웨이퍼 중심부의 넷 다이)

도 5b는 본 발명의 일 실시예에 따라 이너 캐패시터를 형성한 후 층간절연막을 증착 및 CMP를 실시한 상태의 단면 SEM 사진(웨이퍼 에지 영역에 인접한 넷 다이).

도 5c는 본 발명의 일 실시예에 따라 이너 캐패시터를 형성한 후 층간절연막을 증착 및 CMP를 실시한 상태의 단면 SEM 사진(웨이퍼 에지 영역).

* 도면의 주요 부분에 대한 부호의 설명

41 : 전하저장 전극

42 : 희생 산화막

상기의 기술적 과제를 해결하기 위한 본 발명의 특징적인 이너 캐패시터 형성방법은, 층간절연막을 관통하여 반도체 기판의 접합층을 노출시키는 콘택홀을 형성하는 제1 단계; 상기 콘택홀 내에 콘택 플러그를 형성하는 제2 단계; 상기 제2 단계를 마친 전체 구조 상부에 희생막을 형성하는 제3 단계; 상기 희생막을 선택 식각하는 제4 단계; 상기 제4 단계를 마친 전체 구조 표면을 따라 전하저장 전극용 전도막을 형성하는 제5 단계; 상기 희생막 상부의 상기 전도막을 제거하는 제6 단계; 전하저장 전극이 형성되지 않는 웨이퍼 에지 영역을 덮는 식각 마스크 패턴을 사용하여 넷 다이 영역의 상기 희생막을 제거하는 제7 단계; 및 상기 제7 단계를 마친 전체 구조 상부에 유전체막 및 플레이트 전극을 형성하는 제8 단계를 포함하여 이루어진다.

이하, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 소개하기로 한다.

첨부된 도면 도 4는 본 발명의 일 실시예에 따른 이너 캐패시터의 전하저장 전극 형성 공정시 희생 산화막 제거 후의 웨이퍼 에지 영역과 그에 인접한 넷 다이 영역을 도시한 개념도로서, 본 실시예는 상기 도 1a 및 도 1b에 도시된 바와 같은 통상의 이너 캐패시터의 전하저장 전극(41) 형성 공정을 진행하되, 측벽 형성용 희생 산화막(42)의 제거를 위한 습식 또는 건식 식각시 웨이퍼 에지 영역에 포토레지스트를 덮어 넷 다이 영역에서는 희생 산화막(42)이 제거되고 웨이퍼 에지 영역에서는 희생 산화막(42)이 그대로 잔류하여 두 지역간에 단차가 발생하지 않도록 하는 것이다.

이와 같은 공정을 진행하기 위해서 즉, 웨이퍼 에지 영역에 희생 산화막(42)을 잔류시키기 위하여 전하저장 전극(41) 패턴 완성 후 전체 구조 상부에 포지티브 포토레지스트를 도포하고, 넷 다이 영역을 선택적으로 노광할 수 있는 블랭크 마스크를 사용하여 노광을 실시한 다음, 현상 공정을 실시하여 웨이퍼 에지 영역을 덮는 포토레지스트 패턴을 형성한다. 이 후 포토레지스트 패턴을 마스크로 사용하여 넷 다이 영역의 희생 산화막(42)을 선택적으로 제거한다.

또한, 희생 산화막(42)의 선택적 제거를 위한 마스크 공정시 네거티브 포토레지스트를 사용하고 웨이퍼 에지 영역만을 노광할 수 있는 블랭크 마스크를 사용할 수도 있으며, 역시 네거티브 포토레지스트를 사용하고 넷 다이와 접한 웨이퍼 에지 영역의 일부를 프레임(frame) 형태로 노광할 수 있는 블랭크 마스크를 사용할 수도 있다.

첨부된 도면 도 5a 내지 도 5c는 각각 본 발명의 일 실시예에 따라 이너 캐패시터를 형성한 후 층간절연막을 증착 및 CMP를 실시한 상태의 단면 SEM 사진으로, 도 5a는 웨이퍼 중심부의 넷 다이를, 도 5b는 웨이퍼 에지 영역에 인접한 넷 다이를, 도 5c는 웨이퍼 에지 영역을 각각 나타내고 있다.

도 5c에 도시된 바와 같이 웨이퍼 에지 영역에 9801Å 두께의 희생 산화막(51)이 잔류되기 때문에 넷 다이(도 5a 및 도 5b 참조)와 비슷한 토폴로지 상태에서 후속 층간절연막(53)의 CMP 공정을 실시할 수 있으며, 이로 인하여 웨이퍼 중심부(도 5a)는 물론 웨이퍼 에지 영역에 인접한 넷 다이(도 5b 참조)에서도 층간절연막(53)의 손실을 방지할 수 있다.

이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.

전술한 본 발명은 웨이퍼 에지 영역에 인접한 넷 다이에서 캐패시터와 금속배선간 층간절연막의 손실을 방지하여 금속배선과 캐패시터의 단락을 방지하는 효과가 있으며, 이로 인하여 약 20% 정도의 넷 다이 손실을 줄일 수 있는 효과가 있다.

Claims (3)

1. 층간절연막을 관통하여 반도체 기판의 접합층을 노출시키는 콘택홀을 형성하는 제1 단계;

   상기 콘택홀 내에 콘택 플러그를 형성하는 제2 단계;

   상기 제2 단계를 마친 전체 구조 상부에 희생막을 형성하는 제3 단계;

   상기 희생막을 선택 식각하는 제4 단계;

   상기 제4 단계를 마친 전체 구조 표면을 따라 전하저장 전극용 전도막을 형성하는 제5 단계;

   상기 희생막 상부의 상기 전도막을 제거하는 제6 단계;

   전하저장 전극이 형성되지 않는 웨이퍼 에지 영역을 덮는 식각 마스크 패턴을 사용하여 넷 다이 영역의 상기 희생막을 제거하는 제7 단계; 및

   상기 제7 단계를 마친 전체 구조 상부에 유전체막 및 플레이트 전극을 형성하는 제8 단계

   를 포함하여 이루어진 반도체 소자의 이너 캐패시터 형성방법.
2. 제1항에 있어서,

   상기 식각 마스크 패턴이,

   상기 웨이퍼 에지 영역 전체에 형성되는 것을 특징으로 하는 반도체 소자의이너 캐패시터 형성방법.
3. 제1항에 있어서,

   상기 식각 마스크 패턴이,

   상기 넷 다이 영역과 접한 웨이퍼 에지 영역의 일부에 프레임(frame) 형태로 형성되는 것을 특징으로 하는 반도체 소자의 이너 캐패시터 형성방법.