KR100342828B1 - 반도체 소자의 전하저장 전극 형성 방법 - Google Patents
반도체 소자의 전하저장 전극 형성 방법 Download PDFInfo
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- 238000000034 method Methods 0.000 title claims abstract description 31
- 239000004065 semiconductor Substances 0.000 title claims abstract description 18
- 238000003860 storage Methods 0.000 title claims abstract description 18
- 238000005530 etching Methods 0.000 claims abstract description 15
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 23
- 229920005591 polysilicon Polymers 0.000 claims description 23
- 229910052710 silicon Inorganic materials 0.000 claims description 23
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 19
- 239000010703 silicon Substances 0.000 claims description 19
- 150000004767 nitrides Chemical class 0.000 claims description 8
- 239000000758 substrate Substances 0.000 claims description 8
- 230000008021 deposition Effects 0.000 claims description 5
- 230000015572 biosynthetic process Effects 0.000 claims description 3
- 229910004298 SiO 2 Inorganic materials 0.000 claims description 2
- 239000000203 mixture Substances 0.000 claims description 2
- 239000003990 capacitor Substances 0.000 abstract description 20
- 229920002120 photoresistant polymer Polymers 0.000 abstract description 10
- 239000010410 layer Substances 0.000 description 25
- 239000011229 interlayer Substances 0.000 description 7
- 125000006850 spacer group Chemical group 0.000 description 6
- 238000000059 patterning Methods 0.000 description 5
- 238000004519 manufacturing process Methods 0.000 description 3
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 3
- 229910021342 tungsten silicide Inorganic materials 0.000 description 3
- 239000005380 borophosphosilicate glass Substances 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 2
- 230000003667 anti-reflective effect Effects 0.000 description 1
- 238000004140 cleaning Methods 0.000 description 1
- 230000009977 dual effect Effects 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 229920000642 polymer Polymers 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
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-
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
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- H01L28/60—Electrodes
- H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
- H01L28/90—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions
- H01L28/91—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions made by depositing layers, e.g. by depositing alternating conductive and insulating layers
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
- H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
- H01L28/84—Electrodes with an enlarged surface, e.g. formed by texturisation being a rough surface, e.g. using hemispherical grains
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Abstract
본 발명은 반도체 소자의 전하저장 전극 형성 방법에 관한 것으로, 전하저장 전극을 형성하기 위한 희생 산화막의 식각 공정에서 감광막의 식각 선택비가 낮아 전하저장 전극간 스페이스 마진이 부족한 문제를 실리콘 리치 산화질화막을 반사 방지막으로 형성함으로써 희생 산화막 상부의 손상을 방지하여 전극간 스페이스 마진을 향상시켜 인접한 캐패시터간의 브릿지 현상 및 정전 용량의 감소를 방지할 수 있는 반도체 소자의 전하저장 전극 형성 방법이 제시된다.
Description
본 발명은 반도체 소자의 전하저장 전극 형성 방법에 관한 것으로, 특히 전하저장 전극을 형성하기 위한 희생 산화막의 식각 공정에서 감광막의 선택비가 낮아 저장 전극간 스페이서 마진이 부족한 문제를 실리콘 리치 산화질화막을 반사 방지막으로 형성함으로써 희생 산화막 상부의 손상을 방지하여 전극간 스페이스 마진을 향상시킬 수 있는 반도체 소자의 전하저장 전극 형성 방법에 관한 것이다.
반도체 소자의 집적도가 증가할 수록 단위 셀당 정전 용량은 크게 감소하지 않아 캐패시터 형성 공정은 높은 애스펙트비 및 캐패시터간 스페이서 마진이 더욱 취약해지고 있다. 그런데, 캐패시터의 전하저장 전극을 형성하기 위한 반사 방지막 및 희생 산화막(PSG막) 패터닝 공정에서 감광막의 식각 선택비의 저하로 인하여 희생 산화막의 상부가 손상될 수 있다. 이러한 전하저장 전극을 형성하기 위한 식각 공정에서 반사 방지막 및 희생 산화막의 손상은 이후 MSP(meta-stable polysilicon)를 형성할 때 캐패시터간 스페이서 마진을 감소시키고, 이로 인해 캐패시터 제조 공정에서 인접한 캐패시터간의 브릿지(bridge)가 발생되어 듀얼 비트 페일 현상이 발생할 수 있다. 이와 같은 반사 방지막 및 희생 산화막의 손상을 개선하기 위해서는 감광막에 대한 식각 선택비를 증가시켜야 하는데, 식각 선택비를 증가시켜 식각 공정을 실시하면 다량의 폴리머가 발생되어 희생 산화막을 식각할 때 경사 프로파일이 형성되기 때문에 캐패시터의 정전 용량이 감소한다.
도 1은 MPS까지 형성한 상태에서의 평면 CD SEM 사진이다. 도시된부분이 취약해져 심한 경우에는 주변 캐패시터간이 단락될 경우가 발생한다.
따라서, 본 발명은 캐패시터의 전하저장 전극을 형성하기 위한 희생 산화막의 패터닝 공정에서 반사 방지막 및 희생 산화막 상부의 손상을 방지하여 인접한 캐패시터간의 브릿지 현상 및 정전 용량의 감소를 방지할 수 있는 반도체 소자의 전하저장 전극 형성 방법을 제공하는데 그 목적이 있다.
상술한 목적을 달성하기 위한 본 발명은 폴리실리콘 플러그를 포함한 소정의 구조가 형성된 반도체 기판 상부에 질화막 및 희생 산화막을 순차적으로 형성하는 단계와, 전체 구조 상부에 실리콘 리치 산화질화막을 형성하는 단계와, 상기 실리콘 리치 산화질화막, 희생 산화막 및 질화막의 소정 영역을 식각하여 상기 반도체 기판의 폴리실리콘 플러그를 노출시키는 단계와, 전체 구조 상부에 도프트 폴리실리콘막 및 MPS막을 순차적으로 형성하는 단계와, CMP 공정을 실시하여 상기 MPS막, 도프트 폴리실리콘 및 실리콘 리치 산화질화막을 제거하여 상기 희생 산화막을 노출시키는 단계와, 상기 희생 산화막을 제거하는 단계를 포함하여 이루어진 것을 특징으로 한다.
도 1은 종래의 공정에 의해 캐패시터를 제조할 때 MPS까지 형성한 상태에서의 평면 CD SEM 사진.
도 2(a) 내지 도 2(d)는 본 발명에 따른 반도체 소자의 캐패시터 제조 방법을 설명하기 위해 순서적으로 도시한 소자의 단면도.
<도면의 주요 부분에 대한 부호의 설명>
101 : 반도체 기판 102 : 필드 산화막
103 : 게이트 산화막 104 : 제 1 폴리실리콘막
105 : 텅스텐 실리사이드막 106 : 산화막
107 : 제 1 스페이서 108 : 소오스
109 : 드레인 110 : 제 1 층간 절연막
111 : 제 2 폴리실리콘막 112 : 비트라인
113 : 제 2 스페이서 114 : 제 2 층간 절연막
115 : 제 3 폴리실리콘막 116 : 질화막
117 : 희생 산화막(PSG막) 118 : 실리콘 리치 산화질화막
119 : 도프트 폴리실리콘막 120 : MPS막
본 발명에서는 캐패시터의 전하저장 전극을 형성하기 위한 산화막의 패터닝 공정에서 반사 방지막과 산화막 상부의 손상을 방지하기 위해 폴리실리콘막과 산화질화막을 혼합한 실리콘 리치 산화질화막(silicon rich oxynitride)을 반사 방지막으로 형성한다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
도 2(a) 내지 도 2(d)는 본 발명에 따른 반도체 소자의 캐패시터 제조 방법을 설명하기 위해 순서적으로 도시한 소자의 단면도이다.
도 2(a)를 참조하면, 반도체 기판(101)상의 소정 영역에 필드 산화막(102)을 형성하여 액티브 영역 및 필드 영역을 확정한다. 액티브 영역의 반도체 기판(101) 상부의 선택된 영역에 게이트 산화막(103), 제 1 폴리실리콘막(104), 텅스텐 실리사이드막(105) 및 산화막(106)을 순차적으로 형성하여 게이트 전극을 형성한다. 게이트 전극 측면에 제 1 스페이서(107)를 형성한다. 불순물 이온 주입 공정을 실시하여 반도체 기판상의 소정 영역에 소오스(108) 및 드레인(109)을 형성한다. 전체 구조 상부에 제 1 층간 절연막(110)으로 BPSG막을 증착한 후 CMP 공정을 실시하여 평탄화한다. 제 1 층간 절연막(110)의 소정 영역을 식각하여 드레인(109)을 노출시킨 후 드레인(109)과 접속되도록 제 2 폴리실리콘막(111)을 매립하여 플러그를 형성한다. 제 2 폴리실리콘막(111)으로 된 플러그와 접속되도록 금속층을 형성한 후 패터닝하여 비트라인(112)을 형성한다. 비트라인(112)는 금속층으로 형성될 수도 있고, 폴리실리콘막과 텅스텐 실리사이드막의 적층 구조로 형성할 수도 있다. 비트라인(112) 측벽에 제 2 스페이서(113)를 형성한다. 전체 구조 상부에 제 2 층간 절연막(114)으로 BPSG막을 형성한다. 제 2 층간 절연막(114) 및 제 1 층간 절연막(110)의 소정 영역을 식각하여 소오스(108)를 노출시킨 후 제 3 폴리실리콘막(115)를 매립하여 플러그를 형성한다.
도 2(b)를 참조하면, 전체 구조 상부에 질화막(116)을 형성하고, 캐패시터의 패턴을 형성하기 위한 패턴을 형성하기 희생 산화막(117)을 형성한다. 전체 구주 상부에 실리콘 리치 산화질화막(118)을 형성한다. 질화막(116)은 희생 산화막(117)의 식각 정지막의 역할을 하고, 실리콘 리치 산화질화막(118)은 희생 산화막(117) 상부의 손상을 방지하는 역할을 한다. 여기서, 실리콘 리치 산화질화막(118)을 형성하기 위한 증착 가스(SiH4, N2O, NH3, He) 및 증착 온도를 변화시켜 희생 산화막의 손상을 방지할 수 있는 높은 식각 선택비를 갖도록 형성한다. 또한, 실리콘 리치 산화질화막(118)은 40%의 SiO2, 40%의 Si3N4, 20%의 Si 정도의 조성을 갖도록 한다.
도 2(c)를 참조하면, 전체 구조 상부에 감광막(도시안됨)을 형성한 후 패터닝한다. 감광막 패턴을 마스크로 이용한 식각 공정으로 실리콘 리치 산화질화막 (118). 희생 산화막(117) 및 질화막(116)을 소정 영역을 제거한다. 감광막 패턴을제거한 후 세정 공정을 실시하고, 전체 구조 상부에 도프트 폴리실리콘막(119) 및 MPS막(120)을 형성한다. 이후, 도시되지 않았지만 전체 구조 상부에 감광막을 형성한 후 주변 회로 영역만을 노출시키도록 패터닝한다. 이에 의해 셀 영역의 전하전장 전극 패턴 사이에는 감광막이 매립되게 된다. 감광막 패턴을 마스크로 식각 공정을 실시하여 주변 회로 영역에 형성된 도프트 폴리실리콘막 및 MPS막을 제거한다.
도 2(d)를 참조하면, 셀 영역에 형성된 감광막, MPS막(120), 도프트 폴리실리콘(119) 및 실리콘 리치 산화질화막(118)을 CMP 공정을 실시하여 제거하여 희생 산화막(117)의 상부를 노출시킨다. 이에 의해 인접한 전하저장 전극이 완전히 절연된다. 전하저장 전극 사이에 매립된 감광막을 제거한 후 HF 용액을 이용한 습식 식각 공정으로 희생 산화막(117)을 완전히 제거한다.
상술한 바와 같이 본 발명에 의하면 실리콘 리치 산화질화막을 반사 방지막으로 형성함으로써 반사 방지막 역할과 동시에 캐패시터의 전하저장 전극을 패터닝하기 위한 희생 산화막의 손상을 개선할 수 있어 이후 캐패시터 형성 공정에서 인접한 캐패시터간의 브릿지 현상 및 정전 용량의 감소를 방지할 수 있다. 또한, 희생 산화막 상부의 손상을 방지하기 위한 다른 방법으로 사용되는 폴리실리콘막 형성 공정 및 이의 식각 공정을 실시하지 않아도 되기 때문에 공정 단계를 줄일 수 있어 비트당 단가를 감소시킬 수 있다.
Claims (3)
- 폴리실리콘 플러그를 포함한 소정의 구조가 형성된 반도체 기판 상부에 질화막 및 희생 산화막을 순차적으로 형성하는 단계와,전체 구조 상부에 실리콘 리치 산화질화막을 형성하는 단계와,상기 실리콘 리치 산화질화막, 희생 산화막 및 질화막의 소정 영역을 식각하여 상기 반도체 기판의 폴리실리콘 플러그를 노출시키는 단계와,전체 구조 상부에 도프트 폴리실리콘막 및 MPS막을 순차적으로 형성하는 단계와,CMP 공정을 실시하여 상기 MPS막, 도프트 폴리실리콘 및 실리콘 리치 산화질화막을 제거하여 상기 희생 산화막을 노출시키는 단계와,상기 희생 산화막을 제거하는 단계를 포함하여 이루어진 것을 특징으로 하는 반도체 소자의 전하저장 전극 형성 방법.
- 제 1 항에 있어서, 상기 실리콘 리치 산화질화막은 이를 형성하기 위한 증착 가스 및 증착 온도를 변화시켜 상기 희생 산화막의 손상을 방지할 수 있는 높은 식각 선택비를 갖도록 형성하는 것을 특징으로 하는 반도체 소자의 전하저장 전극 형성 방법.
- 제 1 항에 있어서, 상기 실리콘 리치 산화질화막은 40%의 SiO2, 40%의 Si3N4, 20%의 Si 조성을 갖도록 하는 것을 특징으로 하는 반도체 소자의 전하저장 전극 형성 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990061811A KR100342828B1 (ko) | 1999-12-24 | 1999-12-24 | 반도체 소자의 전하저장 전극 형성 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990061811A KR100342828B1 (ko) | 1999-12-24 | 1999-12-24 | 반도체 소자의 전하저장 전극 형성 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20010063734A KR20010063734A (ko) | 2001-07-09 |
| KR100342828B1 true KR100342828B1 (ko) | 2002-07-02 |
Family
ID=19629386
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019990061811A KR100342828B1 (ko) | 1999-12-24 | 1999-12-24 | 반도체 소자의 전하저장 전극 형성 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100342828B1 (ko) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100344761B1 (ko) * | 2000-09-28 | 2002-07-20 | 주식회사 하이닉스반도체 | 반도체장치의 캐패시터 및 그 제조방법 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11238852A (ja) * | 1998-02-24 | 1999-08-31 | Oki Electric Ind Co Ltd | 半導体装置のキャパシタ及びその製造方法 |
| JPH11284139A (ja) * | 1998-03-11 | 1999-10-15 | Shijie Xianjin Integrated Circuit Co Ltd | ダイナミックランダムアクセスメモリのクラウンタイプキャパシタに関する方法 |
| KR20010004998A (ko) * | 1999-06-30 | 2001-01-15 | 김영환 | 반도체 소자의 전하저장전극 형성 방법 |
| KR20010018071A (ko) * | 1999-08-17 | 2001-03-05 | 박종섭 | 반도체 소자의 캐패시터 형성방법 |
-
1999
- 1999-12-24 KR KR1019990061811A patent/KR100342828B1/ko not_active IP Right Cessation
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11238852A (ja) * | 1998-02-24 | 1999-08-31 | Oki Electric Ind Co Ltd | 半導体装置のキャパシタ及びその製造方法 |
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| KR20010018071A (ko) * | 1999-08-17 | 2001-03-05 | 박종섭 | 반도체 소자의 캐패시터 형성방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20010063734A (ko) | 2001-07-09 |
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