KR100356798B1 - 반도체 소자의 제조방법 - Google Patents

반도체 소자의 제조방법 Download PDF

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Abstract

본 발명의 자기정렬콘택 기술을 이용한 반도체 소자의 제조방법을 개시한다. 개시된 본 발명의 반도체 소자의 제조방법은, 먼저, 트렌치형의 소자분리막이 구비된 반도체 기판 상에 질화막 재질의 하드 마스크막을 이용한 식각 공정을 통해 게이트 전극들을 형성하고, 상기 게이트 전극의 양 측벽에 질화막 재질의 스페이서를 형성한다. 그런다음, 상기 반도체 기판 상에 제1층간절연막을 형성하고, 상기 제1층간절연막을 평탄화시킨다. 이어서, 상기 제1층간절연막을 식각하여 폴리2 콘택 및 폴리3 콘택을 형성하고, 상기 폴리2 콘택 및 폴리3 콘택 내에 각각 비트라인용 플러그와 캐패시터용 제1플러그를 형성한다. 그 다음, 상기 결과물 상에 제2층간절연막을 형성한 후, 상기 제2층간절연막을 식각하여 상기 비트라인용 플러그를 노출시키는 제2콘택홀을 형성하고, 이어서, 상기 제2층간절연막 상에 비트라인을 형성한다. 다음으로, 상기 비트라인을 덮도록, 상기 제2층간절연막 상에 제3층간절연막을 형성한 후, 그 표면을 평탄화시키고, 이어서, 상기 제3 및 제2층간절연막을 식각하여 상기 캐패시터용 제1플러그를 노출시키는 라인 형태의 제3콘택홀을 형성한 후, 상기 제3콘택홀 내에 폴리실리콘막을 매립시켜 상기 캐패시터용 제1플러그와 콘택되는 캐패시터용 제2플러그를 형성한다.

Description

반도체 소자의 제조방법{METHOD OF MANUFACTURING SEMICONDUCTOR DEVICE}
본 발명은 반도체 소자의 제조방법에 관한 것으로, 보다 상세하게는, 자기정렬콘택 공정에서의 콘택 마진을 확보함과 동시에, 게이트 전극들간의 전기적 단락의 발생을 방지할 수 있는 반도체 소자의 제조방법에 관한 것이다.
반도체 소자의 고집적화가 진행됨에 따라, 한정된 셀 면적, 또는, 칩 면적 내에 더 많은 패턴들을 집적시키기 위한 다양한 기술들이 제안되고 있다. 그런데, 반도체 소자의 고집적화는 패턴의 크기 감소는 물론, 콘택홀의 크기 감소도 함께 요구되기 때문에, 반도체 기판과 비트라인 및 반도체 기판과 캐패시터 사이를 연결하는 콘택홀의 형성에 어려움을 겪고 있다.
이에 따라, 최근에는 반도체 기판과 비트라인 및 반도체 기판과 캐패시턴간의 콘택 안정성을 확보하기 위한 여러 가지 방법들이 제안되고 있으며, 한 예로서, 자기 정렬 콘택(Self Aligned Contact : 이하, SAC) 기술이 제안되었다. 상기 SAC 기술은 게이트 전극의 형성과 비트라인의 형성 및 캐패시터의 형성을 각각 수행하는 통상적인 반도체 집적 기술과는 달리, 게이트 전극들을 형성한 상태에서, 수 개의 게이트 전극들을 모두 노출시키는 콘택홀을 형성하고, 그런다음, 게이트 전극들 사이에 플러그용 폴리를 매립시켜, 반도체 기판과 비트라인 및 반도체 기판과 캐패시터 사이의 콘택 안정성을 확보한다.
도 1a 내지 도 1e는 SAC 기술을 이용한 종래 기술에 따른 반도체 소자의 제조방법을 설명하기 위한 공정 단면도로서, 이를 설명하면 다음과 같다.
도 1a를 참조하면, 반도체 기판(1)에 트랜치형의 소자분리막들(2)을 형성하고, 그런다음, 상기 반도체 기판(1) 상에 질화막 재질의 하드 마스크막(4)을 이용한 식각 공정을 통해 게이트 산화막(도시안됨)을 갖는 게이트 전극들(3)을 형성한다. 여기서, 상기 게이트 전극(3)은 폴리실리콘막(3a)과 텅스텐 실리사이드막(3b)의 적층 구조로 형성한다. 이어서, 상기 게이트 전극(3)의 양측벽에 질화막 재질의 스페이서를 형성하고, 상기 결과물 상에 제1층간절연막(6)을 형성한다.
도 1b를 참조하면, 상기 하드 마스크막(4)을 연마정지층으로 하는 화학적기계연마(Chemical Mechanical Polishing : 이하, CMP) 공정을 통해 상기 제1층간절연막(6)을 연마하고, 그런다음, 상기 결과물 상에 제2층간절연막(7)을 형성한 상태에서, 상기 제2층간절연막(7)을 식각하여 상기 게이트 전극들(3) 및 비트라인용 플러그와 캐패시터용 플러그가 형성될 폴리2 콘택(8)과 폴리3 콘택(9)을 노출시키는 제1콘택홀(10)을 형성한다.
도 1c를 참조하면, 상기 폴리2 콘택(8) 및 폴리3 콘택(9)이 매립되도록, 상기 결과물 상에 폴리실리콘막을 증착하고, 상기 질화막 재질의 하드 마스크막(4)이 노출될 때까지, 상기 폴리실리콘막을 연마하여, 상기 폴리2 콘택 내에 비트라인용 플러그(11)를, 그리고, 상기 폴리3 콘택 내에 캐패시터용 제1플러그(12)를 형성한다. 이때, 제2층간절연막도 함께 연마·제거한다.
도 1d를 참조하면, 상기 결과물 상에 제3층간절연막(13)을 형성하고, 상기 제3층간절연막(13)을 식각하여, 상기 비트라인용 플러그(12)를 노출시키는 제2콘택홀을 형성한 후, 상기 제3층간절연막(13) 상에 상기 비트라인용 플러그(12)와 콘택되는 비트라인(14)을 형성한다. 여기서, 상기 비트라인(14)은 질화막 재질의 하드마스막을 이용한 식각 공정을 통해 형성하며, 상기 게이트 전극과 마찬가지로, 폴리실리콘막과 텅스텐 실리사이드막의 적층 구조로 형성한다. 또한, 비트라인(14)의 양측벽에는 질화막 재질의 스페이서를 형성한다.
도 1e를 참조하면, 상기 비트라인(14)을 덮도록, 상기 제3층간절연막(13) 상에 제4층간절연막(15)을 형성하고, 그런다음, 상기 제4층간절연막(15)을 식각하여, 상기 캐피시터용 제1플러그(12)를 노출시키는 제3콘택홀을 형성한 후, 상기 캐패시터용 제1플러그(12)의 형성과 마찬가지로, 상기 콘택홀이 매립되도록, 상기 제4층간절연막(13) 상에 폴리실리콘막을 증착한 상태에서, 상기 폴리실리콘막을 연마하여, 상기 캐패시터용 제1플러그(12)와 콘택되는 캐패시터용 제2플러그(16)를 형성한다.
이후, 도시되지는 않았으나, 상기 제3층간절연막(13) 상에 상기 캐패시터용 제2플러그(14)와 콘택되는 캐패시터를 형성하고, 공지된 후속 공정을 수행하여 반도체 소자를 완성한다.
그러나, 상기한 SAC 기술을 이용한 종래 기술에 따른 반도체 소자의 제조방법은, 반도체 기판과 비트라인 및 반도체 기판과 캐패시터간의 콘택 안정성을 확보할 수 있다는 잇점은 있으나, 더욱 미세한 폭의 패턴 및 콘택홀이 요구됨에 따라, 캐패시터용 제2플러그의 형성시에 캐패시터용 제1플러그와의 정렬 마진을 확보할 수 없는 문제점이 있고, 아울러, 미세 콘택홀의 형성시에 식각 정지 현상이 발생됨에 따라 완전한 식각이 이루어지지 못하는 문제점이 있다.
게다가, 폴리2 콘택 및 폴리3 콘택의 형성시에 질화막 재질의 하드마스크막 및 스페이서가 손상될 수 있기 때문에, 이로 인하여, 게이트 전극들간의 전기적 단락이 발생되는 문제점이 있다.
따라서, 상기와 같은 문제점을 해결하기 위하여 안출된 본 발명은, 하부 패턴과의 정렬 마진을 확보함과 동시에 완전한 콘택홀 식각이 이루어지도록 하고, 아울러, 게이트 전극들간의 전기적 단락의 발생을 억제시킬 수 있는 반도체 소자의 제조방법을 제공하는데, 그 목적이 있다.
도 1a 내지 도 1e는 종래 기술에 따른 자기정렬콘택 기술을 이용한 반도체 소자의 제조방법을 설명하기 위한 각 공정별 단면도.
도 2a 내지 도 2e는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 각 공정별 단면도.
도 3은 본 발명의 실시예에 따라 형성된 캐패시터용 제1플러그를 노출시키는 라인 형태의 콘택홀을 도시한 평면도.
(도면의 주요 부분에 대한 부호의 설명)
21 : 반도체 기판 22 : 소자분리막
23 : 게이트 전극 23a : 폴리실리콘막
23b : 텅스텐 실리사이드막 24 : 제1하드마스크막
25 : 제1스페이서 26 : 제1층간절연막
27 : 비트라인용 플러그 28 : 캐패시터용 제1플러그
29 : 제2층간절연막 30 : 비트라인
31 : 제3층간절연막 32 : 캐패시터용 제2플러그33 : 제2하드마스크막 35 : 제2스페이서
상기와 같은 목적을 달성하기 위한 본 발명의 반도체 소자의 제조방법은, 트렌치형의 소자분리막이 구비된 반도체 기판을 제공하는 단계; 상기 반도체 기판 상에 질화막 재질의 제1하드마스크막을 이용한 식각 공정을 통해 게이트 전극들을 형성하는 단계; 상기 게이트 전극 및 제1하드마스크막으로 이루어진 적층물의 양 측벽에 질화막 재질의 제1스페이서를 형성하는 단계; 상기 적층물을 덮도록, 상기 반도체 기판의 전면 상에 제1층간절연막을 형성하고, 상기 제1층간절연막을 연마하여 그 표면을 평탄화시키는 단계; 상기 제1층간절연막의 일부분을 식각하여 비트라인용 플러그와 캐패시터용 플러그가 형성될 영역을 동시에 노출시키는 제1콘택홀을 형성하는 단계; 상기 제1콘택홀이 매립되도록, 상기 결과물 상에 폴리실리콘막을 증착하는 단계; 상기 질화막 재질의 제1하드마스크막 및 제1스페이서가 노출될 때까지, 상기 폴리실리콘막 및 제1층간절연막을 연마하여, 비트라인용 플러그와 캐패시터용 제1플러그들을 형성하는 단계; 상기 결과물 상에 상기 비트라인용 플러그를 노출시키는 제2콘택홀을 갖는 제2층간절연막을 형성하는 단계; 상기 제2층간절연막 상에 질화막 재질의 제2하드마스크막을 이용한 식각 공정을 통해 상기 제2콘택홀을 통하여 상기 비트라인용 플러그와 콘택되고, 폴리실리콘막과 텅스텐 실리사이드막의 적층 구조로 이루어지는 비트라인을 형성하는 단계; 상기 비트라인의 양 측벽에 질화막 재질의 제2스페이서를 형성하는 단계; 상기 비트라인을 덮도록, 상기 제2층간절연막 상에 제3층간절연막을 형성하고, 상기 제3층간절연막을 연마하여 그 표면을 평탄화시키는 단계; 상기 제3 및 제2층간절연막을 식각하여, 상기 캐패시터용 제1플러그를 노출시키는 라인 형태의 제3콘택홀을 형성하는 단계; 상기 라인 형태의 제3콘택홀이 매립되도록, 상기 제3층간절연막 상에 폴리실리콘막을 증착하는 단계; 및 상기 제3층간절연막이 노출될 때까지, 상기 폴리실리콘막을 연마하여, 상기 캐패시터용 제1플러그와 콘택되는 캐패시터용 제2플러그를 형성하는 단계를 포함하여 이루어지는 것을 특징으로 한다.
본 발명에 따르면, 캐패시터용 제2플러그가 형성될 콘택홀을 노광 마스크의 변경을 통해 라인 형태로 형성함으로써, 캐패시터용 제1플러그와의 정렬 마진을 확보함과 동시에 완전한 콘택홀 식각이 이루어지도록 할 수 있고, 아울러, 층간절연막을 연마정지층으로 이용함으로써, 질화막 재질의 하드마스크막 및 스페이서의 손상을 방지할 수 있고, 이에 따라, 게이트 전극들간의 전기적 단락이 유발되는 것을 억제시킬 수 있다.
(실시예)
이하, 첨부된 도면에 의거하여 본 발명의 바람직한 실시예를 보다 상세하게설명하도록 한다.
도 2a 내지 도 2e는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 각 공정별 단면도이다.
도 2a를 참조하면, 트랜치형의 소자분리막들(22)이 구비된 반도체 기판(21) 상에 질화막 재질의 제1하드마스크막(24)을 이용한 식각 공정을 통해 폴리실리콘막과 텅스텐 실리사이드막의 적층 구조로 이루어진 게이트 전극들(23)을 형성한다. 그런다음, 공지된 공정으로 상기 제1하드마스크막(24)을 포함한 상기 게이트 전극(23)의 양 측벽에 질화막 재질의 제1스페이서(25)를 형성하고, 이어서, 상기 결과물의 전면 상에 산화막 재질의 제1층간절연막(26)을 형성한 후, CMP 공정으로 상기 제1층간절연막(26)의 표면을 평탄화시킨다.
여기서, 상기 제1층간절연막(26)은 5,000∼6,000Å 두께로 형성하며, 특히, 상기 제1층간절연막(26)의 평탄화시에는 연마정지층으로 제1하드마스크막(24)을 이용하는 종래 기술과는 달리, 상기 제1하드마스크막(24)의 표면으로부터 2,000∼3,000Å의 두께가 잔류되도록 수행한다. 이것은 질화막 재질의 제1하드마스크막(24) 및 스페이서(25)가 노출되는 것을 방지함으로써, 폴리2 콘택 및 폴리3 콘택을 형성하기 위한 후속의 식각 공정 동안에 상기 하드 마스크막(24) 및 제1스페이서(25)가 손상되는 것을 방지하고, 이로 인하여, 그 후속의 캐패시터용 제2플러그가 형성될 콘택홀의 형성시에 상기 제1하드마스크막(24) 및 제1스페이서(25)의 추가 손실을 방지함으로써, 결과적으로는, 게이트 전극들(23)간의 단락을 방지할 수 있기 때문이다.
도 2b를 참조하면, 상기 제1층간절연막(26)에 대한 식각 공정을 수행하여, 비트라인용 플러그 및 캐패시터용 제1플러그가 형성될 영역을 노출시키는 폴리2 콘택 및 폴리3 콘택을 형성하고, 그런다음, 상기 폴리2 콘택 및 폴리3 콘택이 매립되도록, 상기 결과물 상에 폴리실리콘막을 증착한 상태에서, 상기 질화막 재질의 제1하드마스크막(24)을 연마정지층으로 하는 CMP 공정으로 상기 폴리실리콘막과 제1층간절연막을 연마하여 상기 폴리2 콘택 내에 비트라인용 플러그(27)를, 그리고, 폴리3 콘택 내에 캐패시터용 제1플러그(28)를 각각 형성한다.
여기서, 상기 제1층간절연막(26)에 식각은 상기 제1하드마스크막(24)과 제1스페이서(25)의 손상을 방지하기 위해, 상기 제1층간절연막(26)의 재질인 산화막과 상기 제1하드마스크막(24) 및 제1스페이서(25)의 재질인 질화막간의 식각 선택비를 20 : 1 이상으로 유지하여 수행한다.
도 2c를 참조하면, 상기 비트라인용 플러그(27)와 상기 캐패시터용 제1플러그(28)간의 전기적 절연을 위해, 상기 결과물 상에 제2층간절연막(29)을 형성하고, 그런다음, 상기 제2층간절연막(29)에 대한 식각 공정을 수행하여, 상기 비트라인용 플러그(27)를 노출시키는 콘택홀을 형성한 상태에서, 상기 제2층간절연막 상에 상기 비트라인용 플러그(27)와 콘택되는 비트라인(30)을 형성한다. 여기서, 상기 비트라인(30)은 상기 게이트 전극(23)과 마찬가지로 폴리실리콘막과 텅스텐 실리사이드막의 적층 구조로 형성하며, 아울러, 질화막 재질의 제2하드마스크막(33)을 이용한 식각 공정을 통해 형성한다. 또한, 상기 비트라인(30)을 형성한 후에는, 그 양 측벽에 질화막 재질의 제2스페이서(35)를 형성한다.
도 2d를 참조하면, 상기 비트라인을 덮도록, 상기 제2층간절연막(29) 상에 제3층간절연막(31)을 형성하고, 그런다음, CMP 공정으로 상기 제3층간절연막(31)의 표면을 평탄화시킨다. 여기서, 상기 제3층간절연막(31)은 상기 제1층간절연막(26)과 마찬가지로 5,000∼6,000Å 두께로 증착하며, 아울러, 그 평탄화시에는 상기 비트라인(30) 상에 2,000∼3,000Å 두께가 잔류되도록 수행한다. 이것은 후속의 식각 공정에서 산화막 재질의 제3층간절연막(31)과 질화막 재질의 제2하드마스크막(33)간의 식각 선택비를 확보하기 위함이다.
즉, 산화막의 식각은 폴리머 발생 가스를 사용하여 수행하게 되는데, 질화막 상에 2,000∼3,000Å 두께의 산화막을 잔류시키면, 폴리머가 외부로 쉽게 빠져나가지 못하고, 콘택홀 내에 증착됨으로써, 결과적으로는, 질화막의 손상을 방지할 수 있기 때문이다.
도 2e를 참조하면, 상기 제3층간절연막(31)을 식각하여, 상기 캐패시터용 제1플러그(28)를 노출시키는 콘택홀을 형성하고, 그런다음, 상기 콘택홀이 매립되도록, 상기 제3층간절연막(31) 상에 폴리실리콘막을 증착한 상태에서, 상기 제3층간절연막(31)이 노출될 때까지, 상기 폴리실리콘막을 연마하여, 상기 캐패시터용 제1플러그(28)와 콘택되는 캐패시터용 제2플러그(32)를 형성한다.
여기서, 상기 제3층간절연막(31)에 식각은 상기 제3층간절연막(31)의 재질인 산화막과 상기 제2하드마스크막(33) 및 제2스페이서(35)의 재질인 질화막간의 식각 선택비를 20 : 1 이상으로 유지하여 수행한다. 또한, 상기 캐패시터용 제1플러그(28)를 노출시키는 콘택홀은 원형이 아닌, 노광 마스크의 변경을 통해 라인 형태로 형성한다. 이에 따라, 원형의 콘택홀을 형성할 경우에는 캐패시터용 제1플러그(28)와의 정렬 마진을 확보하기 어렵지만, 라인 형태로 콘택홀을 형성할 경우에는 상기 캐패시터용 제1플러그(28)에 인접된 영역을 모두 식각하기 때문에, 정렬 마진을 확보할 수 있다. 그리고, 미세 크기의 콘택홀을 형성할 경우에는 식각 정지 현상이 발생될 수 있으나, 본 발명의 실시예와 같이, 라인 형태로 콘택홀을 형성하게 되면, 식각 면적이 증가된 것에 기인하여 식각 정지 현상은 발생되지 않는다. 게다가, 본 발명의 실시예에서는 라인 형태의 콘택홀을 형성하되, 그 양측 가장자리 부분이 톱니 형태를 갖도록 함으로써, 콘택 마진을 더욱 확보할 수 있다.
한편, 전술한 바와 같이, 비트라인(30) 형성용 제2하드마스크막(33)으로부터 2,000∼3,000Å 두께의 제3층간절연막(31)을 잔류시킨 것에 기인하여, 상기 제3층간절연막(31)의 식각시에 질화막 재질의 제1하드마스크(24) 및 제1스페이서(25)의 손상을 방지할 수 있고, 그래서, 게이트 전극들(23)간의 전기적 단락의 발생을 방지할 수 있다.
이후, 도시되지는 않았으나, 상기 제3층간절연막(31) 상에 상기 캐패시터용 제2플러그(32)와 콘택되는 캐패시터를 형성하고, 이어서, 공지된 후속 공정을 수행하여 반도체 소자를 완성한다.
도 3은 본 발명의 실시예에 따른 변경된 노광 마스크를 이용한 식각 공정을 통해 얻어진 캐패시터용 제1플러그를 노출시키는 콘택홀의 형태를 보여주는 평면도이다. 도시된 바와 같이, 상기 콘택홀(40)은 라인 형태를 갖으며, 아울러, 양측 가장자리 부분이 톱니 형태를 갖는다.
따라서, 종래 보다 식각 면적이 증가되는 것에 의해, 식각 정지 현상이 발생되는 것을 방지할 수 있고, 특히, 소망하는 부분을 포함한 영역을 모두 식각하기 때문에 캐패시터용 제1플러그와의 정렬 마진을 확보할 수 있다.
이상에서와 같이, 본 발명은 캐패시터용 제2플러그가 형성될 콘택홀을 노광 마스크의 변경을 통해 라인 형태로 형성하기 때문에 캐패시터용 제1플러그와의 정렬 마진을 확보할 수 있고, 아울러, 넓은 면적을 식각함에 따라 식각 정지 현상이 일어나는 것을 방지할 수 있다. 게다가, 층간절연막을 연마정지층으로 이용하기 때문에, 질화막 재질의 하드 마스크막 및 스페이서가 손상되는 것을 방지할 수 있고, 그래서, 게이트 전극들간의 전기적 단락이 유발되는 것을 억제시킬 수 있다.
따라서, 소자의 신뢰성을 확보할 수 있고, 아울러, 제조수율도 향상시킬 수 있다.
한편, 여기에서는 본 발명의 특정 실시예에 대하여 설명하고 도시하였지만, 당업자에 의하여 이에 대한 수정과 변형을 할 수 있다. 따라서, 이하, 특허청구의 범위는 본 발명의 진정한 사상과 범위에 속하는 한 모든 수정과 변형을 포함하는 것으로 이해할 수 있다.

Claims (9)

  1. 트렌치형의 소자분리막이 구비된 반도체 기판을 제공하는 단계;
    상기 반도체 기판 상에 질화막 재질의 제1하드마스크막을 이용한 식각 공정을 통해 게이트 전극들을 형성하는 단계;
    상기 게이트 전극 및 제1하드마스크막으로 이루어진 적층물의 양 측벽에 질화막 재질의 제1스페이서를 형성하는 단계;
    상기 적층물을 덮도록, 상기 반도체 기판의 전면 상에 제1층간절연막을 형성하고, 상기 제1층간절연막을 연마하여 그 표면을 평탄화시키는 단계;
    상기 제1층간절연막의 일부분을 식각하여 비트라인용 플러그와 캐패시터용 플러그가 형성될 영역을 동시에 노출시키는 제1콘택홀을 형성하는 단계;
    상기 제1콘택홀이 매립되도록, 상기 결과물 상에 폴리실리콘막을 증착하는 단계;
    상기 질화막 재질의 제1하드마스크막 및 제1스페이서가 노출될 때까지, 상기 폴리실리콘막 및 제1층간절연막을 연마하여, 비트라인용 플러그와 캐패시터용 제1플러그들을 형성하는 단계;
    상기 결과물 상에 상기 비트라인용 플러그를 노출시키는 제2콘택홀을 갖는 제2층간절연막을 형성하는 단계;
    상기 제2층간절연막 상에 질화막 재질의 제2하드마스크막을 이용한 식각 공정을 통해 상기 제2콘택홀을 통하여 상기 비트라인용 플러그와 콘택되고, 폴리실리콘막과 텅스텐 실리사이드막의 적층 구조로 이루어지는 비트라인을 형성하는 단계;
    상기 비트라인의 양 측벽에 질화막 재질의 제2스페이서를 형성하는 단계;
    상기 비트라인을 덮도록, 상기 제2층간절연막 상에 제3층간절연막을 형성하고, 상기 제3층간절연막을 연마하여 그 표면을 평탄화시키는 단계;
    상기 제3 및 제2층간절연막을 식각하여, 상기 캐패시터용 제1플러그를 노출시키는 라인 형태의 제3콘택홀을 형성하는 단계;
    상기 라인 형태의 제3콘택홀이 매립되도록, 상기 제3층간절연막 상에 폴리실리콘막을 증착하는 단계; 및
    상기 제3층간절연막이 노출될 때까지, 상기 폴리실리콘막을 연마하여, 상기 캐패시터용 제1플러그와 콘택되는 캐패시터용 제2플러그를 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 제조방법.
  2. 제 1 항에 있어서, 상기 제1층간절연막은 5,000∼6,000Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  3. 제 1 항에 있어서, 상기 제1층간절연막에 대한 평탄화는,
    상기 제1하드마스크막으로부터 2,000∼3,000Å 두께가 잔류되도록 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
  4. 제 1 항에 있어서, 상기 제3층간절연막은 5,000∼6,000Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  5. 제 1 항에 있어서, 상기 제3층간절연막에 대한 평탄화는,
    상기 제2하드마스크막으로부터 2,000∼3,000Å 두께가 잔류되도록 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
  6. 제 1 항에 있어서, 상기 제1콘택홀을 형성하기 위한 상기 제1층간절연막의 식각시, 상기 제1층간절연막의 재질인 산화막과 상기 제1하드마스크막 및 제1스페이서의 재질인 질화막간의 식각 선택비를 20 : 1 이상으로 유지하여 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
  7. 제 1 항에 있어서, 상기 제3콘택홀을 형성하기 위한 상기 제3층간절연막의 식각시, 상기 제3층간절연막의 재질인 산화막과, 상기 제2하드마스크막 및 제2스페이서의 재질인 질화막간의 식각 선택비를 20 : 1 이상으로 유지하여 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
  8. 제 1 항에 있어서, 상기 라인 형태의 제3콘택홀은, 양측 가장자리 부분이 톱니 모양을 갖도록 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  9. 제 1 항에 있어서, 상기 캐패시터용 제2플러그의 형성은, 상기 폴리실리콘막에 대한 연마 속도가 상기 제3층간절연막의 재질인 산화막의 연마 속도 보다 빠르게 하는 조건으로 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
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