KR20020008873A - 반도체소자의 제조방법 - Google Patents

반도체소자의 제조방법 Download PDF

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Abstract

본 발명은 반도체소자의 제조방법에 관한 것으로, 종래에는 셀영역과 주변영역의 경계에 형성되는 제1게이트 상부에 플러그용 폴리실리콘의 찌꺼기가 잔류하여 국부적인 플러그의 단락이 발생하는 문제점이 있으며, 그 찌꺼기를 제거하기 위하여 폴리실리콘의 CMP를 과도실시할 경우에는 제1게이트의 캡이 손실되어 후속 배선공정을 진행할 때, 텅스텐층이 노출되는 문제점이 있었다. 따라서, 본 발명은 셀영역에서 전기적 접속이 요구되지 않는 폴리실리콘과 주변영역에 형성된 폴리실리콘을 선택적으로 식각하여 셀영역 제1게이트간 이격영역에 프리 폴리 플러그가 형성된 결과물 상에 제1층간절연막을 형성한 다음 제1게이트가 노출될때까지 CMP를 통해 평탄화하는 공정과; 상기 결과물 상에 제2층간절연막을 형성한 다음 셀영역과 주변영역 상부에 일정한 두께가 잔류하도록 CMP를 통해 평탄화하는 공정으로 이루어지는 반도체소자의 제조방법을 제공하여 제1층간절연막의 과도 CMP를 통해 제1게이트 캡의 손실을 방지하면서 셀영역 가장자리의 제1게이트 상에 잔류하는 폴리실리콘 찌꺼기를 효과적으로 제거함에 따라 국부적인 플러그 단락을 방지할 수 있는 효과와; 후속 배선공정에서 제1게이트 캡의 손실에 따른 텅스텐층의 노출을 방지하여 공정 안정화에 기여할 수 있는 효과가 있다.

Description

반도체소자의 제조방법{FABRICATING METHOD OF SEMICONDUCTOR DEVICE}
본 발명은 반도체소자의 제조방법에 관한 것으로, 특히 디자인 룰(design rule)이 감소함에 따라 발생하는 다양한 공정상의 문제점을 보완하기 위하여 프리 폴리 플러그(pre poly plug)를 형성할 때, 폴리실리콘의 평탄화시 셀영역 가장자리에서 폴리실리콘 찌꺼기(residue)가 잔류함에 따른 국부적인 플러그 단락을 효과적으로 방지하기에 적당하도록 한 반도체 메모리 형성방법에 관한 것이다.
최근들어, 반도체 메모리(특히, DRAM)가 고집적화되어 디자인 룰이 감소됨에 따라 중첩 마진, 보이드 형성, 복잡한 집적구조 및 콘택부의 기판 손상 문제가 대두되었으며, 상기 문제에 대한 장점을 갖는 프리 폴리 플러그 공정이 제안되었다.
상기 프리 폴리 플러그 공정이란 게이트를 형성한 다음 플러그용 폴리실리콘을 증착 및 평탄화하고, 전기적으로 접속되지 않는 영역의 폴리실리콘을 선택적으로 제거하는 일련의 과정으로, 상기 플러그용 폴리실리콘의 평탄화를 위하여 화학기계적 연마(chemical mechanical polishing : 이하, CMP)가 적용되고 있으며, CMP의 특성상 패턴밀집에 의한 영향(pattern density effect)을 최소화하고, 식각량 감소를 통한 웨이퍼의 평탄도(uniformity) 향상을 위하여 CO 사진식각(cell open photo-etch)을 실시한다.
다시 말해서, 셀영역은 높은 패턴밀집도로 인해 주변영역보다 연마율이 낮기 때문에 CO 사진식각을 통해 셀영역의 플러그용 폴리실리콘을 일정한 두께로 식각한다음 CMP를 실시함으로써, 셀영역의 높은 패턴밀집도에 따른 주변영역과의 연마율 차이를 상쇄시킨다. 이와같은 종래 반도체소자의 제조방법을 첨부한 도1a 내지 도1d의 수순단면도를 참조하여 상세히 설명하면 다음과 같다.
먼저, 도1a에 도시한 바와같이 셀영역과 주변영역이 정의된 기판(1) 상에 통상적으로 적용되는 제1게이트(first gate, 즉 FG)(2A∼2F)를 이격 패터닝한 다음 상부전면에 절연막(3)의 증착 및 선택적 식각을 통해 셀영역 제1게이트(2A∼2D)의 측면에 선택적으로 측벽을 형성하고, 상부전면에 플러그용 폴리실리콘(4)을 형성한 다음 CO 사진식각을 통해 셀영역의 플러그용 폴리실리콘(4)을 일정한 두께로 식각한다. 이때, 셀영역과 주변영역의 경계에 형성된 제1게이트(2E) 및 주변영역에 형성된 제1게이트(2F)는 셀영역의 패턴밀집에 따른 연마율 차이를 고려하여 측벽을 형성하지 않으므로, 그 영역에서 플러그용 폴리실리콘(4)이 셀영역에 비해 높은 단차를 갖게 된다.
그리고, 도1b에 도시한 바와같이 상기 플러그용 폴리실리콘(4)을 CMP를 통해 평탄화함으로써, 셀영역의 제1게이트(2A∼2D)간 이격영역에 플러그가 형성된다. 이때, 셀영역과 주변영역의 경계에 형성된 제1게이트(2E) 상부에는 폴리실리콘 찌꺼기가 잔류하는데, 이를 제거하기 위하여 CMP를 과도실시할 경우에는 셀영역 제1게이트(2A∼2D) 캡의 손실이 발생하여 소자특성을 저하시킨다.
그리고, 도1c에 도시한 바와같이 상기 셀영역에서 전기적 접속이 요구되지 않는 폴리실리콘(4) 플러그와 주변영역에 형성된 폴리실리콘(4)을 선택적으로 식각한다.
그리고, 도1d에 도시한 바와같이 상기 결과물 상에 층간절연막(5)을 형성한 다음 셀영역과 주변영역 상부에 일정한 두께로 잔류하도록 CMP를 통해 평탄화한다.
그러나, 상기한 바와같은 종래 반도체소자의 제조방법은 셀영역과 주변영역의 경계에 형성되는 제1게이트 상부에 플러그용 폴리실리콘의 찌꺼기가 잔류하여 국부적인 플러그의 단락이 발생하는 문제점이 있으며, 그 찌꺼기를 제거하기 위하여 폴리실리콘의 CMP를 과도실시할 경우에는 제1게이트의 캡이 손실되어 후속 배선공정을 진행할 때, 텅스텐층이 노출되는 문제점이 있었다.
본 발명은 상기한 바와같은 종래의 문제점을 해결하기 위하여 창안한 것으로, 본 발명의 목적은 셀영역 가장자리의 제1게이트 상에 잔류하는 폴리실리콘 찌꺼기를 효과적으로 제거할 수 있는 반도체소자의 제조방법을 제공하는데 있다.
도1a 내지 도1d는 종래 반도체소자의 제조방법을 보인 수순단면도.
도2a 내지 도2e는 본 발명의 일 실시예를 보인 수순단면도.
***도면의 주요부분에 대한 부호의 설명***
11:기판 12A∼12F:제1게이트
13:절연막 14:폴리실리콘
15,16:제1,제2층간절연막
상기한 바와같은 본 발명의 목적을 달성하기 위한 반도체소자의 제조방법은 셀영역과 주변영역이 정의된 기판 상에 제1게이트를 이격 패터닝한 다음 상부전면에 절연막을 증착하고, 선택적으로 식각하여 셀영역의 제1게이트 측면에 측벽을 형성하는 공정과; 상기 결과물 상에 플러그용 폴리실리콘을 형성한 다음 CO 사진식각을 통해 셀영역의 폴리실리콘을 일정한 두께로 선택적 식각하는 공정과; 상기 폴리실리콘을 CMP를 통해 평탄화하는 공정과; 상기 셀영역에서 전기적 접속이 요구되지 않는 폴리실리콘과 주변영역에 형성된 폴리실리콘을 선택적으로 식각하는 공정과; 상기 결과물 상에 제1층간절연막을 형성한 다음 제1게이트가 노출될때까지 CMP를통해 평탄화하는 공정과; 상기 결과물 상에 제2층간절연막을 형성한 다음 셀영역과 주변영역 상부에 일정한 두께가 잔류하도록 CMP를 통해 평탄화하는 공정을 구비하여 이루어지는 것을 특징으로 한다.
상기한 바와같은 본 발명에 의한 반도체소자의 제조방법을 첨부한 도2a 내지 도2e의 수순단면도를 일 실시예로 하여 상세히 설명하면 다음과 같다.
먼저, 도2a에 도시한 바와같이 셀영역과 주변영역이 정의된 기판(11) 상에 통상적으로 적용되는 제1게이트(12A∼12F)를 이격 패터닝한 다음 상부전면에 절연막(13)의 증착 및 선택적 식각을 통해 셀영역 제1게이트(12A∼12D)의 측면에 선택적으로 측벽을 형성하고, 상부전면에 플러그용 폴리실리콘(14)을 형성한 다음 CO 사진식각을 통해 셀영역의 플러그용 폴리실리콘(14)을 일정한 두께로 식각한다. 이때, 셀영역과 주변영역의 경계에 형성된 제1게이트(12E) 및 주변영역에 형성된 제1게이트(12F)는 종래와 동일하게 셀영역의 패턴밀집에 따른 연마율 차이를 고려하여 측벽을 형성하지 않으므로, 플러그용 폴리실리콘(14)이 셀영역에 비해 높은 단차를 갖게 된다.
그리고, 도2b에 도시한 바와같이 상기 플러그용 폴리실리콘(14)을 CMP를 통해 평탄화함으로써, 셀영역의 제1게이트(12A∼12D)간 이격영역에 플러그가 형성된다. 이때, 셀영역과 주변영역의 경계에 형성된 제1게이트(12E) 상부에는 종래와 동일하게 폴리실리콘 찌꺼기가 잔류한다.
그리고, 도2c에 도시한 바와같이 상기 셀영역에서 전기적 접속이 요구되지 않는 폴리실리콘(14) 플러그와 주변영역에 형성된 폴리실리콘(14)을 선택적으로 식각한다.
그리고, 도2d에 도시한 바와같이 상기 결과물 상에 층간절연막(15)을 형성한 다음 셀영역과 주변영역에 형성된 제1게이트(12A∼12F)의 상부가 노출되도록 CMP를 과도 실시하여 평탄화한다. 이때, CMP에서 산화막 계열과 폴리실리콘 계열은 동일한 연마율을 갖게 되어 산화막 계열인 층간절연막(15)과 폴리실리콘(14) 플러그가 동시에 연마되며, 패턴 밀집에 따른 영향으로 셀영역 및 셀영역과 주변영역의 경계는 빠른 연마율을 갖게 되므로, 셀영역과 주변영역 경계의 제1게이트(12E) 상부에 잔류하는 폴리실리콘 찌꺼기가 제거된다.
그리고, 도2e에 도시한 바와같이 상기 결과물 상에 층간절연막(16)을 형성한 다음 셀영역과 주변영역 상부에 일정한 두께로 잔류하도록 CMP를 통해 평탄화한다.
상기한 바와같은 본 발명에 의한 반도체소자의 제조방법은 제1층간절연막의 과도 CMP를 통해 제1게이트 캡의 손실을 방지하면서 셀영역 가장자리의 제1게이트 상에 잔류하는 폴리실리콘 찌꺼기를 효과적으로 제거함에 따라 국부적인 플러그 단락을 방지할 수 있는 효과와; 후속 배선공정에서 제1게이트 캡의 손실에 따른 텅스텐층의 노출을 방지하여 공정 안정화에 기여할 수 있는 효과가 있다.

Claims (1)

  1. 셀영역과 주변영역이 정의된 기판 상에 제1게이트를 이격 패터닝한 다음 상부전면에 절연막을 증착하고, 선택적으로 식각하여 셀영역의 제1게이트 측면에 측벽을 형성하는 공정과; 상기 결과물 상에 플러그용 폴리실리콘을 형성한 다음 CO 사진식각을 통해 셀영역의 폴리실리콘을 일정한 두께로 선택적 식각하는 공정과; 상기 폴리실리콘을 CMP를 통해 평탄화하는 공정과; 상기 셀영역에서 전기적 접속이 요구되지 않는 폴리실리콘과 주변영역에 형성된 폴리실리콘을 선택적으로 식각하는 공정과; 상기 결과물 상에 제1층간절연막을 형성한 다음 제1게이트가 노출될때까지 CMP를 통해 평탄화하는 공정과; 상기 결과물 상에 제2층간절연막을 형성한 다음 셀영역과 주변영역 상부에 일정한 두께가 잔류하도록 CMP를 통해 평탄화하는 공정을 구비하여 이루어지는 것을 특징으로 하는 반도체소자의 제조방법.
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