KR100835779B1 - 반도체 소자의 제조 방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 텅스텐 플러그를 돌출되도록 형성하고 텅스텐 플러그 측면에 확산 방지막을 이용하여 스페이서를 형성한 후 텅스텐 플러그 상부에는 장벽층이 형성되지 않도록 하고 구리 배선 공정을 실시함으로써 구리 이온의 확산을 방지할 수 있어 하부 트랜지스터의 특성 저하를 방지할 수 있고, 텅스텐 플러그와 구리 배선의 접촉 면적을 넓혀 콘택 저항을 감소시킬 수 있는 반도체 소자의 제조 방법이 제시된다.
구리 배선, 돌출형 플러그, 확산 방지막 스페이서, 구리 확산
Description
도 1(a) 내지 도 1(c)는 종래의 구리 배선 공정이 적용되는 반도체 소자의 제조 방법을 설명하기 위해 순서적으로 도시한 소자의 단면도.
도 2(a) 내지 도 2(d)는 본 발명에 따른 구리 배선 공정이 적용되는 반도체 소자의 제조 방법을 설명하기 위해 순서적으로 도시한 소자의 단면도.
<도면의 주요 부분에 대한 부호의 설명>
101 및 201 : 반도체 기판 102 및 202 : 소자 분리막
103 및 203 : 게이트 산화막 104 및 204 : 도전층
105 및 205 : 스페이서 106 및 206 : 접합 영역
107 및 207 : 층간 절연막 108 및 208 : 제 1 장벽층
109 및 209 : 텅스텐막 110 및 210 : 확산 방지막
111 및 211 : 절연막 112 및 212 : 제 2 장벽층
113 및 213 : 시드층 114 및 214 : 구리층
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 텅스텐 플러그를 돌출되도록 형성하고 텅스텐 플러그 측면에 확산 방지막을 이용하여 스페이서를 형성한 후 텅스텐 플러그 상부에는 장벽층이 형성되지 않도록 함으로써 구리 이온의 확산을 방지할 수 있어 하부 트랜지스터의 특성 저하를 방지할 수 있고, 텅스텐 플러그와 구리 배선의 접촉 면적을 넓혀 콘택 저항을 감소시킬 수 있는 반도체 소자의 제조 방법에 관한 것이다.
종래의 구리 배선 공정이 적용되는 반도체 소자의 제조 방법을 도 1(a) 내지 도 1(c)를 이용하여 설명하면 다음과 같다.
도 1(a)를 참조하면, 반도체 기판(101)의 소정 영역에 소자 분리막(102)을 형성하여 셀 영역, 소자 분리 영역 및 주변 회로 영역등의 영역을 구분한다. 전체 구조 상부에 게이트 산화막(103) 및 도전층(104)을 형성한 후 패터닝하여 셀 영역의 반도체 기판(101) 상부의 소정 영역에 게이트 전극을 형성한다. 전체 구조 상부에 절연막을 형성한 후 전면 식각 공정을 실시하여 게이트 전극 측벽에 스페이서(105)를 형성한다. 불순물 이온 주입 공정을 실시하여 반도체 기판(101)의 소정 영역에 접합 영역(106)을 형성한다. 이에 의해 반도체 기판(101) 상부의 소정 영역에 트랜지스터가 제조된다. 그리고, 전체 구조 상부에 층간 절연막(107)을 형 성한 후 소정의 마스크 및 식각 공정을 실시하여 게이트 전극(105)의 상부를 노출시키는 콘택홀을 형성한다. 콘택홀을 포함한 전체 구조 상부에 Ti막 및 TiN막을 적층하여 제 1 장벽층(108)을 형성한 후 콘택홀이 매립되도록 텅스텐막(109)을 형성한다. 그리고, CMP 공정을 실시하여 층간 절연막(107) 상부의 텅스텐막(109) 및 제 1 장벽층(108)을 연마하여 평탄화시켜 텅스텐 플러그를 형성한다.
도 1(b)를 참조하면, 전체 구조 상부에 확산 방지막(110) 및 절연막(111)을 순차적으로 형성한다. 다마신 공정을 실시하여 절연막(111) 및 확산 방지막(110)의 소정 영역에 텅스텐 플러그가 노출되도록 다마신 패턴을 형성한다. 절연막(111)은 SiO2막, SiOC막등으로 형성하고, 캐핑층(112)은 SiO2막등으로 형성한다.
도 1(c)를 참조하면, 다마신 패턴을 포함한 전체 구조 상부에 제 2 장벽층(112) 및 시드층(113)을 형성한 후 다마신 패턴이 매립되도록 구리층(114)을 형성한다. CMP 공정을 실시하여 절연막(111) 상부에 형성된 구리층(114), 시드층(113) 및 제 2 장벽층(112)을 제거하여 구리 배선을 형성한다.
상기와 같은 구리 배선 공정이 적용되는 반도체 소자의 제조 공정에서 구리 이온의 확산에 의한 트랜지스터의 특성이 변화되는 것을 방지하기 위해 구리층을 형성하기 이전에 구리 이온의 확산을 방지하기 위한 확산 방지막을 형성한다. 그런데, 다마신 패턴은 텅스텐 플러그보다 크게 형성되고, 확산 방지막은 구리층과 텅스텐 플러그를 연결시키기 위해 다마신 패턴의 형성 공정에서 제거되기 때문에 층 간 절연막과 구리층이 접촉하게 된다. 이에 따라 구리 이온이 층간 절연막을 통해 확산되어 트랜지스터의 특성을 변화시키게 된다.
본 발명의 목적은 구리 이온의 확산을 방지할 수 있는 반도체 소자의 제조 방법을 제공하는데 있다.
본 발명의 다른 목적은 텅스텐 플러그를 돌출되도록 형성하고 텅스텐 플러그 측면에 확산 방지막을 이용하여 스페이서를 형성한 후 텅스텐 플러그 상부에는 장벽층이 형성되지 않도록 함으로써 구리 이온의 확산을 방지할 수 있어 하부 트랜지스터의 특성 저하를 방지할 수 있는 반도체 소자의 제조 방법을 제공하는데 있다.
본 발명에 따른 반도체 소자의 제조 방법은 소정의 구조가 형성된 반도체 기판 상부에 층간 절연막을 형성한 후 상기 층간 절연막의 소정 영역을 식각하여 콘택홀을 형성하는 단계와, 상기 콘택홀을 포함한 전체 구조 상부에 제 1 장벽층 및 텅스텐막을 형성한 후 1차 연마 공정으로 상기 텅스텐막 및 제 1 장벽층을 연마하여 플러그를 형성하는 단계와, 2차 연마 공정으로 상기 층간 절연막을 소정 두께 연마하여 상기 플러그를 돌출시키는 단계와, 전체 구조 상부에 확산 방지막 및 절연막을 형성한 후 상기 절연막 및 확산 방지막의 소정 영역을 식각하여 상기 플러그를 노출시키는 다마신 패턴을 형성하고, 상기 플러그 측벽에는 확산 방지막으로 스페이서가 형성되는 단계와, 전체 구조 상부에 제 2 장벽층을 형성한 후 상기 플러그 상부의 상기 제 2 장벽층을 제거하는 단계와, 전체 구조 상부에 시드층 및 구리층을 형성한 후 연마하여 구리 배선을 형성하는 단계를 포함하여 이루어진 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명함으로써 본 발명을 상세히 설명한다. 그러나, 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시 예는 본 발명의 개시가 완전하도록 하며, 이 기술 분야에서 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 또한, 도면상에서 동일 부호는 동일 요소를 지칭한다.
도 2(a) 내지 도 2(d)는 본 발명에 따른 구리 배선 공정을 포함하는 반도체 소자의 제조 방법을 설명하기 위해 순서적으로 도시한 소자의 단면도이다.
도 2(a)를 참조하면, 반도체 기판(201)의 소정 영역에 소자 분리막(202)을 형성하여 셀 영역, 소자 분리 영역 및 주변 회로 영역등의 영역을 구분한다. 전체 구조 상부에 게이트 산화막(203) 및 도전층(204)을 형성한 후 패터닝하여 셀 영역의 반도체 기판(201) 상부의 소정 영역에 게이트 전극을 형성한다. 전체 구조 상부에 절연막을 형성한 후 전면 식각 공정을 실시하여 게이트 전극 측벽에 스페이서(205)를 형성한다. 불순물 이온 주입 공정을 실시하여 반도체 기판(201)의 소정 영역에 접합 영역(206)을 형성한다. 이에 의해 반도체 기판(201) 상부의 소정 영역에 트랜지스터가 제조된다. 그리고, 전체 구조 상부에 층간 절연막(207)을 형성한 후 소정의 마스크 및 식각 공정을 실시하여 게이트 전극(205)의 상부를 노출시키는 콘택홀을 형성한다. 콘택홀을 포함한 전체 구조 상부에 Ti막 및 TiN막을 적층하여 제 1 장벽층(208)을 형성한 후 콘택홀이 매립되도록 텅스텐막(209)을 형성한다. 그리고, 금속 슬러리를 이용한 1차 CMP 공정을 실시하여 층간 절연막(207) 상부의 텅스텐막(209) 및 제 1 장벽층(208)을 연마하여 평탄화시켜 텅스텐 플러그를 형성하고, 계속해서 산화막 슬러리를 이용한 2차 CMP 공정을 1분 이내동안 실시하여 층간 절연막(207)을 600Å 이상 연마한다. 이에 따라 텅스텐 플러그가 600Å 이상 돌출하게 된다.
도 2(b)를 참조하면, 돌출된 텅스텐 플러그를 포함한 전체 구조 상부에 확산 방지막(210)을 형성한 후 그 상부에 절연막(211)을 형성한다. 여기서, 확산 방지막(210)은 SiC막 또는 SiN막을 사용하여 형성한다.
도 2(c)를 참조하면, 다마신 공정을 실시하여 절연막(211) 및 확산 방지막(210)의 소정 영역에 다마신 패턴을 형성하는데, 텅스텐 플러그가 노출되도록 다마신 패턴을 형성한다. 이때, 텅스텐 플러그가 돌출되었기 때문에 텅스텐 플러그의 측벽에 확산 방지막(210)이 스페이서 형태로 잔류하게 된다.
도 2(d)를 참조하면, 다마신 패턴을 포함한 전체 구조 상부에 Ta막 또는 TaN막을 300∼500Å 정도의 두께로 형성하여 제 2 장벽층(212)을 형성한 후 아르곤 스퍼터링을 실시하여 텅스텐 플러그 상부에 형성된 제 2 장벽층(212)만을 제거한다. 전체 구조 상부에 시드층(213)을 형성한 후 다마신 패턴이 매립되도록 구리층(214) 을 형성한다. CMP 공정을 실시하여 절연막(209) 상부에 형성된 구리층(214), 시드층(213) 및 제 2 장벽층(212)을 제거하여 구리 배선을 형성한다.
상술한 바와 같이 본 발명에 의하면, 텅스텐 플러그를 돌출되도록 형성하고 텅스텐 플러그 측면에 확산 방지막을 이용하여 스페이서를 형성한 후 텅스텐 플러그 상부에는 장벽층이 형성되지 않도록 함으로써 구리 이온의 확산을 방지할 수 있어 하부 트랜지스터의 특성 저하를 방지할 수 있고, 텅스텐 플러그와 구리 배선의 접촉 면적을 넓혀 콘택 저항을 감소시킬 수 있다.
Claims (5)
- 소정의 구조가 형성된 반도체 기판 상부에 층간 절연막을 형성한 후 상기 층간 절연막의 소정 영역을 식각하여 콘택홀을 형성하는 단계;상기 콘택홀을 포함한 전체 구조 상부에 제 1 장벽층 및 텅스텐막을 형성한 후 1차 연마 공정으로 상기 텅스텐막 및 제 1 장벽층을 연마하여 플러그를 형성하는 단계;2차 연마 공정으로 상기 층간 절연막을 소정 두께 연마하여 상기 플러그를 돌출시키는 단계;전체 구조 상부에 확산 방지막 및 절연막을 형성한 후 상기 절연막 및 확산 방지막의 소정 영역을 식각하여 상기 플러그를 노출시키는 다마신 패턴을 형성하고, 상기 플러그 측벽에는 확산 방지막으로 스페이서가 형성되는 단계;전체 구조 상부에 제 2 장벽층을 형성한 후 상기 플러그 상부의 상기 제 2 장벽층을 제거하는 단계; 및전체 구조 상부에 시드층 및 구리층을 형성한 후 연마하여 구리 배선을 형성하는 단계를 포함하여 이루어진 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서, 상기 2차 연마 공정은 산화막 슬러리를 이용하여 1분 이내동안 실시하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서, 상기 2차 연마 공정은 상기 층간 절연막이 600Å의 두께로 제거되도록 실시하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서, 상기 제 2 장벽층은 300 내지 500Å 정도의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서, 상기 플러그 상부의 제 2 장벽층은 아르곤 스퍼터 공정에 의해 제거되는 것을 특징으로 하는 반도체 소자의 제조 방법.
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Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20010086369A (ko) * | 1998-09-23 | 2001-09-10 | 추후제출 | 집적회로 및 그의 제조 방법 |
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2002
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Patent Citations (2)
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