KR20060018374A - 반도체소자의 금속배선 형성방법 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 67
- 229910052751 metal Inorganic materials 0.000 title claims abstract description 43
- 239000002184 metal Substances 0.000 title claims abstract description 43
- 239000004065 semiconductor Substances 0.000 title claims abstract description 34
- 239000010949 copper Substances 0.000 claims abstract description 74
- 229910052802 copper Inorganic materials 0.000 claims abstract description 71
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims abstract description 70
- 238000007517 polishing process Methods 0.000 claims abstract description 25
- 230000004888 barrier function Effects 0.000 claims abstract description 24
- 239000000758 substrate Substances 0.000 claims description 14
- 238000009713 electroplating Methods 0.000 claims description 13
- 238000005530 etching Methods 0.000 claims description 5
- 229910007991 Si-N Inorganic materials 0.000 claims description 4
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 4
- 229910006294 Si—N Inorganic materials 0.000 claims description 4
- 239000011259 mixed solution Substances 0.000 claims description 4
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 4
- 238000000137 annealing Methods 0.000 claims description 3
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 claims description 2
- 230000015572 biosynthetic process Effects 0.000 claims description 2
- 238000001465 metallisation Methods 0.000 claims 1
- 239000000463 material Substances 0.000 abstract description 10
- 238000005498 polishing Methods 0.000 abstract 1
- 235000012431 wafers Nutrition 0.000 description 33
- 239000010410 layer Substances 0.000 description 27
- 239000011229 interlayer Substances 0.000 description 7
- 238000004519 manufacturing process Methods 0.000 description 6
- 230000010354 integration Effects 0.000 description 4
- 238000011109 contamination Methods 0.000 description 3
- 150000004767 nitrides Chemical class 0.000 description 3
- 238000009792 diffusion process Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000004070 electrodeposition Methods 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 238000007747 plating Methods 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
- 238000003860 storage Methods 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/321—After treatment
- H01L21/32115—Planarisation
- H01L21/3212—Planarisation by chemical mechanical polishing [CMP]
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76841—Barrier, adhesion or liner layers
- H01L21/76853—Barrier, adhesion or liner layers characterized by particular after-treatment steps
- H01L21/76865—Selective removal of parts of the layer
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76841—Barrier, adhesion or liner layers
- H01L21/76871—Layers specifically deposited to enhance or enable the nucleation of further layers, i.e. seed layers
- H01L21/76873—Layers specifically deposited to enhance or enable the nucleation of further layers, i.e. seed layers for electroplating
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- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
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Abstract
본 발명은 반도체 소자의 금속배선 형성방법에 관한 것이다. 본 발명에서는, 다마신 공정을 이용하여 금속배선을 형성함에 있어서, 웨이퍼의 에지 영역 및 베벨 영역에 존재하는 불필요한 물질막(시드 구리막, 베리어 메탈막, 캡핑막)을 각각 서로 다른 에천트가 적용되는 제1 습식 폴리싱 공정 및 제2 습식 폴리싱 공정을 통해 제거한다. 이러한 제1 습식 폴리싱 공정 및 제2 습식 폴리싱 공정을 통해 웨이퍼의 에지 영역 및 베벨 영역에 존재하는 불필요한 물질막들이 효과적으로 제거되어 반도체 소자의 전기적 특성이 향상된다. 그리고, 제1 습식 폴리싱 공정 및 제2 습식 폴리싱 공정을 통해 웨이퍼의 에지 영역 및 베벨 영역의 불필요한 물질막을 제거하는 본 발명에 따른 스트립 공정은 플랫형 웨이퍼의 경우에도 폭넓게 적용할 수 있어 별도의 설비 사용으로 인해 원가가 상승하는 문제 또한 해소할 수 있다.
반도체, 배선, 베벨(bevel), 스트립, 폴리싱
Description
도 1a 내지 도 1e는 다마신 공정을 이용한 통상의 구리배선 형성과정을 설명하기 위한 단면도들이다.
도 2a 내지 도 2c는 본 발명의 바람직한 실시예에 따른 구리배선 형성과정을 설명하기 위한 단면도들이다.
< 도면의 주요 부분에 대한 부호의 설명 >
100: 웨이퍼 102: 캡핑막
104: 베리어 메탈막 106: 시드 구리막
108: 전기도금 구리막 110: 제1 습식 폴리싱 공정
112: 제2 습식 폴리싱 공정
본 발명은 반도체 소자의 제조방법에 관한 것으로서, 보다 상세하게는 다마 신 공정을 이용한 반도체 소자의 금속배선 형성방법에 관한 것이다.
최근 정보 통신 분야의 급속한 발달과 컴퓨터와 같은 정보 매체의 급속한 대중화에 따라 반도체 디바이스도 비약적으로 발전하고 있다. 이로 인해 그 기능적인 면에 있어서도 고속으로 동작하는 동시에 대용량의 저장 능력을 가질 것이 요구되어 반도체 디바이스의 집적도는 점차 증가되고 있는 실정이다. 이러한 반도체 디바이스의 고집적화 및 대용량화 추세로 인해 메모리셀을 구성하는 각각의 단위소자 사이즈가 축소됨에 따라 제한된 면적내에 다층구조를 형성하는 고집적화기술 또한 눈부신 발전을 거듭하고 있다.
이러한 반도체 디바이스의 고집적화 및 대용량화 추세로 인해 반도체 장치의 배선구조가 다층화됨에 따라 콘택홀의 종횡비(aspect ratio)가 증가하여 비평탄화, 불량한 단차도포성, 금속단락, 낮은 수율 및 신뢰성의 열화등과 같은 문제점들이 발생하게 된다. 이러한 문제점들을 해결하기 위한 새로운 배선기술로서 후속의 평탄화 공정이 용이하고 경제성 면에서도 유리한 다마신 공정이 사용되고 있다. 특히, 차세대 고속 CPU나 에스램등의 배선 제조 공정에는 기존의 알루미늄 배선에 비해 저항이 낮고 일렉트로 마이그레이션 내성이 우수한 구리가 주로 이용되고 있다.
하기의 도 1a 내지 도 1e를 통하여 이러한 다마신 공정을 이용한 금속 배선 제조 공정을 살펴보기로 하자.
먼저, 도 1a를 참조하면, 엔형 또는 피형의 불순물이 도우핑되어 있는 반도체 기판(10) 상부에 산화막등을 이용하여 제1층간절연막(12)을 형성한다. 그리고 나서, 상기 층간절연막(12)에 감광막(도시하지 않음)을 이용한 사진식각공정을 실 시하여 상기 반도체 기판(10)의 소정 영역을 노출시키는 콘택홀(14)을 형성한다.
도 1b를 참조하면, 상기 콘택홀(14)이 형성되어 있는 반도체 기판(10)상에 예컨대, 텅스텐등과 같은 도전막을 증착한 뒤, 에치백 공정을 실시하여 콘택 플러그(16)를 형성한다. 이때, 상기 도전막으로서는 구리가 사용될 수 있다.
이어서, 상기 콘택 플러그(16)가 형성되어 있는 결과물의 상부에 산화막등을 이용하여 제2층간절연막(18)을 형성한뒤, 감광막(도시하지 않음)을 이용한 사진식각공정을 실시한다. 그 결과, 상기 제2층간절연막(12)에는 상기 콘택 플러그(16)를 노출시키는 배선용 트렌치(20)가 형성된다.
도 1c를 참조하면, 상기 배선용 트렌치(20)가 형성되어 있는 결과물의 전면 상부에 실리콘질화막(또는 산화막)으로 이루어진 캡핑막(22) 및 후속의 공정을 통해 형성되어질 구리 배선층의 확산을 방지하기 위한 베리어 메탈막(24), 그리고 시드 구리막(26)을 차례로 형성한다. 그리고 나서, 전기도금 방법을 이용하여 상기 시드 구리막(26) 상부에 전기도금 구리막(EP-Cu:Electro Plating-Cu)(28)을 형성하는데, 이때 상기 배선용 트렌치(20)가 완전히 매립될 수 있는 두께로 형성한다.
도 1d를 참조하면, 상기 전기도금 구리막(28)이 형성되어 있는 결과물에 상기 제2층간절연막(18)이 노출될때까지 CMP 공정을 실시하여, 상기 제2층간절연막(18) 상부에 형성되어 있던 캡핑막(22), 베리어 메탈막(24), 시드 구리막(26) 및 전기도금 구리막(28)을 완전히 제거한다. 그 결과, 상기 배선용 트렌치(20) 내부에는 상기 캡핑막(22), 베리어 메탈막(24), 시드 구리막(26) 및 전기도금 구리막(28)으로 이루어진 다마신 구조의 구리 배선(30)이 형성된다.
도 1e를 참조하면, 상기 구리 배선(30)이 형성되어 있는 반도체 기판(10) 전면 상부에 상기 구리 배선(30)과 후속의 공정을 통해 형성되어질 절연막과의 반응을 방지하기 위한 캡핑막(32)을 형성한다. 이때, 상기 캡핑막(32)으로서는 질화막이 이용될 수 있다. 계속해서, 상기 캡핑막(32) 상부에 산화막등을 이용하여 제3층간절연막(34)을 형성한다.
이상, 다마신 공정을 이용한 배선형성 과정을 간략히 살펴보았는데, 상기 배선을 형성하기 위한 금속막으로서 종래에는 알루미늄이 주로 사용되었으나, 반도체 소자가 고집적화됨에 따라 배선의 단면적은 감소하고 전체 길이는 증가하여 배선의 저항이 크게 증가함에 따라 배선의 저항을 줄이는 것이 중요한 문제가 되었다. 따라서, 배선의 저항을 줄이기 위한 방안으로서, 최근에는 구리를 이용하여 배선 및 콘택 플러그를 형성하는 것이 일반적이다.
그러나, 상기와 같이 구리를 이용하여 배선을 제조함에 있어서, 반도체 웨이퍼의 베벨 영역은 잔존하는 메탈 필름(베리어 메탈막(24), 시드 구리막(26))과 상기 실리콘질화막으로 이루어진 캡핑막(22)와의 열적 탄성(thermal elasticity)의 특성 차이로 인해 리프팅에 취약한 단점이 있다. 이러한 베벨 영역의 취약성은 후속으로 진행되는 CMP 공정에서 딥 스크래치를 유발하기도 하며, 웨이퍼 내에서 충분한 넷 다이(net die)를 얻고자 캡핑막과 시드 구리막을 웨이퍼 전체에 증착할 경우, 이러한 시드 구리막에 의한 웨이 퍼의 백사이드 오염으로 인해 반도체 소자의 전기적 특성(Electric Test)을 저하시키게 된다.
따라서, 이러한 문제점을 해소하고자 웨이퍼 베벨 영역에 존재하는 베리어 메탈막(24)이나 시드 구리막(26), 그리고 질화막으로 이루어진 상기 캡핑막(22)을 제거하기 위해 웨이퍼의 엣지 및 베벨 영역에 스트립 공정을 실시하였다. 그러나, 상기와 같은 구리 배선(30) 구조에서 베리어 메탈막(24)과 시드 구리막(26)은 후속의 전기도금 구리막 전착시 전류인가를 위해 웨이퍼의 엣지 및 베벨 영역에까지 증착되어 캐소드 콘택을 이루어 구리 도금이 진행될 수 있도록 하는데, 이로 인해 웨이퍼의 에지 영역에는 캐소드 콘택에 의한 콘택 마크가 형성되어 후속의 구리 CMP 공정 진행시 스크래치를 유발하게 된다. 이처럼, 웨이퍼의 에지 및 베벨 영역에 증착된 구리는 CMP 공정시 제거하지 않으면 후속의 공정 진행시 웨이퍼 백 사이드를 통한 구리 디퓨전을 유발하여 반도체 디바이스의 디펙을 유발하게 되는 문제점이 있다. 또한, 상기 CMP 공정 후 CVD 설비에 구리 크로스 컨테미네이션을 유발시키는 소오스로 작용하는 문제점이 있다.
이러한 종래의 문제점을 해결하기 위하여, 본 분야에서는 일반적으로 싱글 웨이퍼 스테이션을 이용하여 웨이퍼의 에지 및 베벨 영역의 불필요한 물질막, 즉 베리어 메탈막(24), 시드 구리막(26) 및 질화막으로 이루어진 캡핑막(22)을 제거하기 위한 스트립 공정을 실시하고 있다. 그러나, 이러한 싱글 웨이퍼 스테이션을 이용한 방법은 플랫형 웨이퍼의 경우에는 에지 및 베벨 영역에 존재하는 상기 불필요한 물질막을 정확하게 제거하는데 어려움이 있고, 이를 위해 별도의 설비를 사용하고자 하는 경우에는 제조 원가가 상승하는 단점이 있다.
상기와 같은 종래의 문제점들을 해결하기 위한 본 발명의 목적은, 웨이퍼의 에지 및 베벨 영역에 존재하는 불필요한 물질막을 보다 효과적으로 제거하여 반도체 소자의 신뢰성을 향상시킬 수 있도록 하는 금속배선 형성방법을 제공함에 있다.
본 발명의 다른 목적은, 플랫형 웨이퍼에 대해서도 에지 및 베벨 영역에 존재하는 불필요한 물질막을 보다 효과적으로 제거할 수 있으며, 별도의 설비를 적용함에 따르는 제조 원가 상승 문제를 해소할 수 있도록 하는 반도체 소자의 금속배선 형성방법을 제공함에 있다.
상기한 목적들을 달성하기 위한 본 발명에 따른 반도체 소자의 금속배선 형성방법은, 다마신 구조의 금속배선을 형성하기 위한 콘택 플러그 및 상기 콘택 플러그를 노출시키는 배선용 트렌치가 형성되어 있는 반도체 기판에, 캡핑막을 형성하는 단계와; 상기 캡핑막 상부에 베리어 메탈막을 형성하는 단계와; 상기 베리어 메탈막 상부에 시드 구리막을 형성하는 단계와; 상기 시드 구리막이 형성되어 있는 반도체 기판에 구리막을 형성하여 상기 배선용 트렌치를 완전히 매립시키는 단계와; 상기 구리막이 형성되어 있는 반도체 기판에 제1 습식 폴리싱 공정을 실시하여 상기 반도체 기판의 에지 영역 및 베벨 영역에 존재하는 상기 시드 구리막을 제거하는 단계와; 상기 시드 구리막을 제거한 후, 제2 습식 폴리싱 공정을 실시하여 상기 반도체 기판의 에지 영역 및 베벨 영역에 존재하는 베리어 메탈막 및 캡핑막을 제거하는 단계를 포함함을 특징으로 한다.
바람직하게는, 상기 구리막을 형성한 후, 어닐링 공정을 실시하는 단계를 더 포함한다.
또한, 바람직하게는, 상기 제2 습식 폴리실 공정을 완료한 후, 다마신 구조의 금속배선을 형성하기 위한 씨엠피(CMP) 공정을 실시하는 단계를 더 포함한다.
이하, 첨부된 도면을 참조하여 본 발명을 보다 상세히 설명하기로 한다. 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 본 발명의 카테고리를 벗어나지 않는 범위내에서 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 2a 내지 도 2c는 본 발명의 바람직한 실시예에 따른 구리배선 형성과정을 설명하기 위한 단면도들이다. 상기 종래기술을 설명하는 과정에서는 웨이퍼의 셀 어레이 영역의 구리 배선 형성과정을 통해 종래의 문제점을 기술하였으나, 이하에서는 종래의 문제점이 발생되는 웨이퍼 에지 및 베벨 영역을 한정하여 도시한 단면도를 통해 본 발명의 실시예를 기술하고자 한다.
먼저, 도 2a를 참조하면, 웨이퍼(100)의 가장자리 영역인 에지 및 베벨 영역이 도시되어 있다. 상기 웨이퍼(100)의 셀 어레이 영역에는 비록 도시되지는 않았지만 다마신 공정을 통해 금속배선이 형성되어질 콘택홀 및 상기 콘택홀을 노출시키는 트렌치가 형성되어 있다.
상기 웨이퍼(100)의 상부에는 캡핑막(102), 후속의 공정을 통해 형성되어질 구리 배선층의 확산을 방지하기 위한 베리어 메탈막(104) 및 시드 구리막(106)을 차례로 증착되어 있다. 이때, 상기 캡핑막(102)은 산화막 또는 실리콘질화막(SiN)으로 형성할 수 있는데, 그 두께는 예컨대, 약 750Å으로 형성할 수 있다. 그리고, 상기 베리어 메탈막(104)은 Ta, TaN, Ti, TiN, Ta-Si-N, Ti-Si-N 중의 어느 하나로 형성할 수 있으며, 그 두께는 예컨대, 약 300Å으로 형성할 수 있다.
한편, 상기 시드 구리막(106) 상부에는 금속배선 형성을 위한 도전막으로서, 전기도금 방식으로 증착된 전기도금 구리막(EP-Cu)(108)이 형성되어 있다. 여기서, 상기 전기도금 구리막(108)은 후속되어질 두 번의 습식 폴리싱 공정으로 인해 제거될 두께를 감안하여 종래 대비 보다 두껍게 형성하는 것이 바람직한데, 본 실시예에서는 상기 캡핑막(102) 및 베리어 메탈막(104)의 증착 두께 대비 약 1200Å으로 형성한다. 이어서, 상기 전기도금 구리막(108) 형성을 위한 전기 도금 공정을 완료한 후, 어닐링을 실시한다.
도 2b를 참조하면, 상기 전기도금 구리막(108)이 형성되어 있는 웨이퍼(100)에 대해 제1 습식 폴리싱 공정(110)을 진행한다. 상기 제1 습식 폴리싱 공정(110)으로 인해 상기 전기도금 구리막(108)이 일정 두께 식각되어 제거되는 동시에 웨이퍼의 에지 영역 및 베벌 영역에 존재하는 시드 구리막(106) 또한 약 400∼1500Å 제거된다. 그리고, 상기 시드 구리막(106)이 제거됨에 따라 상기 시드 구리막(106) 하부에 존재하는 베리어 메탈막(104)이 노출된다. 여기서, 상기 제1 습식 폴리싱 공정(110)에서는 H2SO4-HF-H2O2-DI로 이루어진 혼합액을 식각에천트로 사용한다.
도 2c를 참조하면, 상기 베리어 메탈막(104)이 노출되어 있는 웨이퍼(100)에 제2 습식 폴리싱 공정(112)을 실시하여 상기 베리어 메탈막(104) 및 캡핑막(102)을 제거한다. 이때, 상기 전기도금 구리막(108) 또한 상기 도 2b에 도시된 두께에 비해 일정두께가 더 식각된다. 이러한 제2 습식 폴리싱 공정(112)에서는 HNO3-CH3COOH-HF-DI 혼합액을 식각에천트로 사용한다.
이어서, 도면상에 도시하지는 않았으나, 상기 결과물에 후속의 CMP 공정을 실시하여 금속 배선을 위한 패턴을 완성한다. 이때, 상기 CMP 공정은 제1 CMP 공정과 제2 CMP 공정으로 구분하여 실시할 수 있는데, 상기 제1 습식 폴리싱 공정(110) 및 제2 습식 폴리싱 공정(112)을 통해 상기 전기도금 구리막(108)이 완전히 제거된 경우에는 제2 CMP 공정만을 실시할 수도 있다.
이상에서 상기한 바와 같이, 본 발명에서는 웨이퍼의 에지 영역 및 베벨 영역에 존재하는 불필요한 물질막을 제거하기 위한 스트립 공정으로서, 각각의 식각에천트가 적용되는 제1 습식 폴리싱 공정(110) 및 제2 습식 폴리싱 공정(112)을 실시함을 특징으로 한다. 이러한 두 번에 걸친 폴리실 공정으로 인해, 상기 전기도금 구리막(108)에 대해서는 등방성 습식식각이 이루어지고, 참조부호 A로 나타낸 것과 같이, 웨이퍼의 에지 영역 및 베벨 영역에 존재하는 시드 구리막(106), 베리어 메탈막 및 캡핑막(102)이 효과적으로 제거되어, CMP 공정에서의 딥 스크래치가 유발되거나 시드 구리막에 의해 웨이퍼의 백사이드가 오염되는 종래의 문제점이 해소되어 반도체 소자의 동작특성이 향상된다. 또한, 본 발명은 플랫형 웨이퍼의 경우에도 폭넓게 적용할 수 있어 별도의 설비를 사용하여야 하는 번거로운 문제점을 해소 할 수 있다.
상기한 바와 같이 본 발명에 의하면, 다마신 공정을 이용하여 금속(구리) 배선을 형성함에 있어서, 웨이퍼의 에지 영역 및 베벨 영역에 존재하는 불필요한 물질막(시드 구리막, 베리어 메탈막, 캡핑막)을 각각 서로 다른 에천트가 적용되는 제1 습식 폴리싱 공정 및 제2 습식 폴리싱 공정을 통해 제거한다. 그 결과, 웨이퍼의 에지 영역 및 베벨 영역에 존재하는 불필요한 물질막들이 효과적으로 제거되어 후속의 CMP 공정에서의 딥 스크래치 문제 및 웨이퍼의 백사이드 오염 문제를 해소하여 반도체 소자의 전기적 특성을 향상시킬 수 있게 된다.
또한, 본 발명은 플랫형 웨이퍼의 경우에도 폭넓게 적용할 수 있어 별도의 설비 사용으로 인해 원가가 상승하는 문제 또한 해소할 수 있는 장점이 있다.
Claims (9)
- 반도체 소자의 금속배선 형성방법에 있어서:다마신 구조의 금속배선을 형성하기 위한 콘택 플러그 및 상기 콘택 플러그를 노출시키는 배선용 트렌치가 형성되어 있는 반도체 기판에, 캡핑막을 형성하는 단계와;상기 캡핑막 상부에 베리어 메탈막을 형성하는 단계와;상기 베리어 메탈막 상부에 시드 구리막을 형성하는 단계와;상기 시드 구리막이 형성되어 있는 반도체 기판에 구리막을 형성하여 상기 배선용 트렌치를 완전히 매립시키는 단계와;상기 구리막이 형성되어 있는 반도체 기판에 제1 습식 폴리싱 공정을 실시하여 상기 반도체 기판의 에지 영역 및 베벨 영역에 존재하는 상기 시드 구리막을 제거하는 단계와;상기 시드 구리막을 제거한 후, 제2 습식 폴리싱 공정을 실시하여 상기 반도체 기판의 에지 영역 및 베벨 영역에 존재하는 베리어 메탈막 및 캡핑막을 제거하는 단계를 포함함을 특징으로 하는 반도체 소자의 금속배선 형성방법.
- 제 1항에 있어서, 상기 시드 구리막 상부의 구리막은 전기 도금 방식을 이용하여 형성함을 특징으로 하는 반도체 소자의 금속배선 형성방법.
- 제 1항에 있어서, 상기 구리막은 후속되는 식각공정을 통해 제거되는 두께를 감안하여 형성함을 특징으로 하는 반도체 소자의 금속배선 형성방법.
- 제 2항에 있어서, 상기 구리막을 형성한 후, 어닐링 공정을 실시하는 단계를 더 포함함을 특징으로 하는 반도체 소자의 금속배선 형성방법.
- 제 1항에 있어서, 상기 캡핑막은 산화막 또는 실리콘질화막으로 형성함을 특징으로 하는 반도체 소자의 금속배선 형성방법.
- 제 1항에 있어서, 상기 베리어 메탈막은 Ta, TaN, Ti, TiN, Ta-Si-N, Ti-Si-N 중의 어느 하나로 형성함을 특징으로 하는 반도체 소자의 금속배선 형성방법.
- 제 1항에 있어서, 상기 제1 습식 폴리싱 공정에서 사용되는 식각에천트는 H2SO4-HF-H2O2-DI로 이루어진 혼합액임을 특징으로 반도체 소자의 금속배선 형성방법.
- 제 1항에 있어서, 상기 제2 습식 폴리싱 공정에서 사용되는 식각에천트는 HNO3-CH3COOH-HF-DI 혼합액임을 특징으로 하는 반도체 소자의 금속배선 형성방법.
- 제 1항에 있어서, 상기 제2 습식 폴리실 공정을 완료한 후, 다마신 구조의 금속배선을 형성하기 위한 씨엠피(CMP) 공정을 실시하는 단계를 더 포함함을 특징으로 하는 반도체 소자의 금속배선 형성방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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ID=37126008
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100891401B1 (ko) * | 2007-06-28 | 2009-04-02 | 주식회사 하이닉스반도체 | 반도체 소자의 화학적기계적 연마 방법 |
-
2004
- 2004-08-24 KR KR1020040066720A patent/KR20060018374A/ko not_active Application Discontinuation
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| KR100891401B1 (ko) * | 2007-06-28 | 2009-04-02 | 주식회사 하이닉스반도체 | 반도체 소자의 화학적기계적 연마 방법 |
| CN101335232B (zh) * | 2007-06-28 | 2010-12-08 | 海力士半导体有限公司 | 半导体器件的cmp方法 |
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