KR20000031019A - 반도체 소자의 제조공정에서의 비아 콘택홀 형성방법 - Google Patents
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Abstract
반도체 소자의 제조를 위한 비아 콘택홀 형성방법이 개시된다. 개선된 방법은, 인터커넥션을 위한 하부배선층, 캡핑레이어로서의 질화티타늄층, 층간절연막이 반도체 기판상에 차례로 형성된 경우에, 상기 층간절연막의 상부중 콘택홀이 위치될 부분에 대하여 건식식각을 행함으로써 상기 질화티타늄층을 노출시키는 제1홀을 형성시킨 후, 상기 노출된 질화티타늄층을 과산화수소수와 초순수가 혼합된 케미칼을 이용하여 제거함에 의해 상기 층간절연막에 형성된 상기 제1홀의 크기보다 더 큰 제2홀을 형성하고, 노출된 상기 하부배선층을 희석된 불산용액으로 등방성식각하여 앵커 형태의 제3홀을 형성하여 제1,2, 및 3홀이 합성된 비아 콘택홀을 형성함을 특징으로 한다.
Description
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 반도체 소자의 제조를 위한 비아 콘택홀 형성방법에 관한 것이다.
반도체 디바이스가 고집적화 고성능화됨에 따라 새로운 형태의 칩이 개발 및 제조되고 있다. 예컨대 최근에 개발되고 있는 칩들중의 하나로서 디램(DRAM)과 로직(Logic)이 하나로 합쳐진 엠디엘(MDL:Merged DRAM Logic)디바이스가 그것이다. 그렇지만, 상기 엠디엘 디바이스를 제조하는 제조공정은 더욱 복잡해지고 어려워지고 있는 실정이다. 그러한 엠디엘 디바이스 또는 통상의 반도체 메모리 디바이스내에 모오스 트랜지스터를 제조하는 경우에 일정한 목적을 위하여 고용융점 및 고내열성을 가지는 금속 예컨대, 티타늄, 코발트, 텡스텐 등의 금속이온을 실리콘이온과 결합시킨 금속 실리사이드 층을 도전층으로서 만들 수 있다. 상기 금속 실리사이드는 저저항 도전 물질로서 기능한다. 즉, 반도체 장치가 고집적화, 고성능화 및 저전압화됨에 따라, 미세 패턴 형성을 통한 트랜지스터 및 메모리 셀에서의 게이트 길이의 감소 및 소자 특성의 향상을 만족시키는 저저항 도전 물질이 필요한 것이다. 또한, 면 저항과 접촉 저항을 감소시킬 수 있는 물질로서 기능한다. 즉, 상기한 트랜지스터의 게이트 길이의 감소로 인한 쇼트-채널 효과(short channel effect)의 방지 및 펀치스루우(punchthrough)에 대한 마진 확보를 위하여, 소오스/드레인 영역의 접합 깊이(junction depth)를 얕게 형성하면서 동시에 소오스/드레인 영역의 기생 저항, 예컨대 면 저항(sheet resistance) 및 콘택 저항을 감소시키는 물질이 요구되는 것이다. 그러므로, 게이트 전극 및 소오스/드레인 영역의 표면에 실리사이드(silicide)층을 형성함으로써 게이트 전극의 비저항 및 소오스/드레인 영역의 면 저항과 접촉 저항을 감소시킬 수 있는 살리사이드 공정에 대한 연구가 활발히 진행되고 있다. 살리사이드 공정이란, 게이트 전극 및 소오스/드레인 영역에만 선택적으로 티타늄 실리사이드(TiSix) 등의 실리사이드층을 형성하는 방법이다.
그러한 반도체 디바이스의 제조공정에서 하부의 금속배선과 상부의 금속배선을 연결하는 데는 비아홀을 통한 비아 콘택이 사용되고 있다. 그러한 비아 홀은 두 금속 배선 층의 사이에 존재하는 층간절연막인 IMD 막(Inter Metallic Dielectric film)의 일부를 건식식각공정으로 식각함으로써 형성되어진다. 이러한 식각공정에서 하부금속배선이 노출되는데 만약, 식각시 플라즈마에 의해 하부금속배선층이 손상을 입거나 후속의 에싱과 유기스트립 공정을 거치면서 폴리머등의 이물질들이 상기 형성된 비아 홀에서 제거가 충분히 되지 않았을 경우, 비어 콘택의 접촉저항이 높아져 디바이스의 특성 및 신뢰성이 나쁘게 되는 문제가 초래된다. 이는 결국 수율저하를 야기할 수 있다.
통상적으로 사용하는 비아 홀의 형성방법중의 하나는 건식식각시 캡핑메탈의 종류에 관계없이 층간 절연막의 하부에 위치되는 배선금속인 알루미늄까지 식각하여 비아 콘택용 홀을 형성하는 것이다. 이 경우는 알루미늄이 직접적으로 노출됨에 따라 플라즈마 디메지를 받을 가능성이 크며, 후속의 에싱과 스트립공정을 거치면서 노출부위가 부식되어질 수 있다.
다른 하나는, 하부배선의 금속층인 알루미늄의 캡핑메탈로서 티타늄/질화티타늄 (Ti/TiN)의 적층구조를 가지는 경우에 건식식각을 상기 캡핑메탈의 상부까지 행하여 비아 홀을 형성하는 것이다. 이 방법은 건식식각시 알루미늄에 대한 어택을 최소화하여 보다 안정적인 비아 콘택저항을 확보할 수 있는 장점이 있으나 이 경우에는 층간절연막의 균일성에 따라 건식식각공정의 작업이 좌우되므로 국부적으로 과도한 식각이 일어나는 부분이 발생될 수 있다.
또 다른 하나로서, 도 1에 도시되고 상기한 첫 번째의 경우와 같이, 기판 10a상에 하부 배선층인 알루미늄층 20a, 질화티타늄층 35a을 형성한 후, 층간절연막 50a을 통해 비어 홀 60a을 1차적으로 형성한 후에 화학적인 공정을 사용하여 약간량의 알루미늄 층 20a을 식각함에 의해 앵커 비어 61a를 형성하여 비아 홀을 만드는 방법이다. 그러나 이 또한 층간절연막 50a의 건식식각이 층간절연막의 균일성에 따라 의존되므로 국부적으로 과도식각이 일어나는 문제가 있고 콘택저항이 커지는 문제가 있다.
따라서, 반도체 소자의 제조를 위한 콘택 홀 형성공정에서 상기한 문제들을 해결할 수 있는 기술이 강력히 요망되는 실정이다.
따라서, 본 발명의 목적은 상기한 종래의 문제들을 해결할 수 있는 콘택 형성방법을 제공함에 있다.
본 발명의 다른 목적은 하부배선의 디메지를 최소화하고 과도식각을 방지하며 콘택저항을 낮출 수 있는 개선된 비어 콘택홀 형성방법을 제공함에 있다.
상기한 목적을 달성하기 위하여 개시된 비아 콘택홀 형성방법은, 인터커넥션을 위한 하부배선층, 캡핑레이어로서의 질화티타늄층, 층간절연막이 반도체 기판상에 차례로 형성된 경우에, 상기 층간절연막의 상부중 콘택홀이 위치될 부분에 대하여 건식식각을 행함으로써 상기 질화티타늄층을 노출시키는 제1홀을 형성시킨 후, 상기 노출된 질화티타늄층을 과산화수소수와 초순수가 혼합된 케미칼을 이용하여 제거함에 의해 상기 층간절연막에 형성된 상기 제1홀의 크기보다 더 큰 제2홀을 형성하고, 노출된 상기 하부배선층을 희석된 불산용액으로 등방성식각하여 앵커 형태의 제3홀을 형성하여 제1,2,3홀이 합성된 비아 콘택홀을 형성되게 함을 특징으로 한다.
본 발명의 타의 목적 및 이점은 첨부도면과 함께 설명되는 하기 설명에 의해 명확하게 나타날 것이다.
도 1은 종래기술에 따른 앵커드 비아 홀의 단면도
도 2a 내지 도 2e는 본 발명의 실시예에 따른 개선된 비아 홀 제조공정을 차례로 보인 단면도들.
이하에서, 비아 홀을 형성하는 방법에 대한 본 발명의 바람직한 실시예가 상세히 설명된다.
먼저, 도 2a 내지 도 2e는 본 발명의 실시예에 따른 개선된 비아 홀 제조공정을 차례로 보인 단면도들이다.
도 2a,2b에서, 인터커넥션을 위한 하부배선층 20, 캡핑레이어로서의 질화티타늄층 35, 층간절연막 50이 반도체 기판 10상에 차례로 형성된 경우에, 상기 층간절연막 50의 상부중 콘택홀이 위치될 부분 "A"에 대하여 건식식각을 행함으로써 상기 질화티타늄층 40을 노출시키는 제1홀을 형성시키면 도 2c와 같은 형태를 얻는다. 다시말하면, 비아 모양을 일차적으로 구현하기 위하여 하부의 메탈배선 20을 형성시에 알루미늄과 구리의 합금층인 인터커넥션 층 20위에 캡핑레이어로써 사용하는 부분이 티타늄/질화티타늄 (Ti/TiN) 30,40으로 이루어져 있어야 한다. 즉, 하부배선층의 최상부는 질화티타늄 (TiN) 40으로 되어 있다. 그런 후에 메탈 패터닝을 진행하고 그 위에 층간절연막인 IMD 막 50을 적층한다. 이 결과는 도 2b에 나타나 있으며, 포토리소그래피와 건식식각공정을 수행하여, 상기 IMD 막 50을 관통하는 홀을 형성한다. 여기서 건식식각으로 비아 홀을 형성시에 식각이 멈추는 시점이 언제인가가 중요한 팩터가 된다. 즉, 식각이 멈추는 시점은 도 2c에서 보여지는 바와 같이 캡핑부분인 질화티타늄 (TiN)층 40의 상부가 노출될 때 까지이다. 상기 질화 티타늄층 40까지 건식식각을 행하여 홀을 형성하면 그 하부에 위치하는 인터커넥션층인 하부 금속배선층 20은 플라즈마 에치등에 의한 디메지를 입지 않는다. 또한 폴리머의 양도 작아서 공정적으로 유리하다.
도 2c에서 상기 노출된 질화티타늄층 40을 과산화수소수와 초순수가 혼합된 케미칼을 이용하여 도 2d와 같이 제거함에 의해 상기 층간절연막 50에 형성된 상기 제1홀 60의 크기보다 더 큰 제2홀 61을 형성하고, 노출된 상기 하부배선층 20을 희석된 불산용액으로 등방성식각하여 앵커 형태의 제3홀 62을 형성하여 도 2e와 같이 제1,2,3홀이 합성된 비아 콘택홀을 형성되게 한다. 다시 말하면, 상기 층 40에서 건식식각을 멈추고 나서 IMD 막 50상의 포토 레지스트막을 에싱 및 유기스트립등의 일반적인 방법으로 제거하고, 도 2d와 같이 캡핑메탈과 인터커넥션층에 대한 선택비가 우수한 화학적인 식각액을 사용하여 상기 캡핑메탈을 제거한다. 이러한 경우에 H2O2와 H2O가 적절히 혼합된 케미칼을 이용할 경우에 인터커넥션 층 20에 대한 어택없이 캡핑메탈 35을 효과적으로 제거할 수 있다. 이러한 공정을 통하여 하부의 인터커넥션 층 20이 드러나게 되면 도 2e와 같이 등방성식각을 하는 습식식각방법을 사용하여 캡핑 메탈층 아래에 언더 컷을 줌으로써 앵커 홀 62을 형성한다. 상기한 바와 같이 비아 홀을 형성하고 난 후 통상의 반도체 제조공정을 사용하여 배리어 메탈로서 텅스텐등의 금속층을 데포지션하게 되면 기계적인 앵커 홀에 의해서 하부의 인터커넥션 층 20과 점착이 형성되어 인터커넥션 층과 IMD층 60과의 밀착성이 좋아져서 디라미네이션 현상이 없어진다. 따라서, 제조되는 소자의 신뢰성이 향상된다. 또한, 앵커 홀 62의 형성으로 접촉면적이 증대되어 접촉저항이 낮아지는 효과가 있다. 그럼에 의해 저항이 낮음으로써 디바이스의 퍼포먼스가 향상된다.
즉, 본 발명의 요지는 비아 홀을 만들 때 IMD의 균일성 차이로 인하여 건식식각시에 단차가 낮은 부위의 인터커넥션에서 받을 수 있는 디메지를 없애고 웨이퍼의 전체적으로 균일한 앵커 비어를 만들어 준다. 즉, 건식식각시에 C4F8/Ar/O2와 같은 가스를 이용하여 IMD막과 TiN의 선택비를 20:1이상으로 가져감으로서 전체적을 식각이 상기 TiN막에서 멈추게 하는 것이다. 이후에 남아 있는 TiN이나 Ti/TiN은 H2O2의 초순수의 혼합액과 같은 케미칼을 이용하여 인터커넥션에는 영향을 주지 않고 제거한다. 그런 후에 희석 HF와 같이 캡핑레이어와 인터커넥션과의 선택비가 좋은 케미칼을 이용하여 앵커 비어를 만들기 위해 도 2e와 같이 인터커넥션층만을 식각한다.
전술된 바와 같이 본 발명의 실시예는 도면을 참조하여 예를들어 설명되었지만, 사안이 허용하는 범위에서 다양한 변화와 변경이 가능함은 물론이다.
상기한 본 발명에 따르면, 반도체 소자의 제조를 위한 콘택 홀 형성공정에서 콘택저항을 저감시키는 이점이 있다. 또한, 안정적인 비어 공정을 확보할 수 있으며 습식식각시 폴리머등을 제거하여 클린한 계면을 형성하면 접촉특성이 좋아지고, 접촉면적이 증가함에 의해 저항이 낮아져 퍼모먼스가 향상되는 장점이 있다. 또한 비어 디라미네이션(delamination)현상을 억제하여 디바이스의 신뢰성을 우수하게 할 수 있는 효과가 있다.
Claims (2)
- 반도체 소자의 제조를 위한 비아 콘택 홀 형성방법에 있어서,인터커넥션을 위한 하부배선층, 캡핑레이어로서의 질화티타늄층, 층간절연막이 반도체 기판상에 차례로 형성된 경우에, 상기 층간절연막의 상부중 콘택홀이 위치될 부분에 대하여 건식식각을 행함으로써 상기 질화티타늄층을 노출시키는 제1홀을 형성시킨 후, 상기 노출된 질화티타늄층을 과산화수소수와 초순수가 혼합된 케미칼을 이용하여 제거함에 의해 상기 층간절연막에 형성된 상기 제1홀의 크기보다 더 큰 제2홀을 형성하고, 노출된 상기 하부배선층을 희석된 불산용액으로 등방성식각하여 앵커 형태의 제3홀을 형성하여 상기 제1,2, 및 3홀이 합성된 비아 콘택홀을 형성되게 함을 특징으로 하는 방법.
- 반도체 소자의 콘택 홀 형성 방법에 있어서,하부배선층으로서의 알루미늄 합금층, 캡핑레이어로서의 질화티타늄층, 층간산화막을 반도체 기판상에 차례로 형성하는 단계;상기 층간절연막의 상부중 콘택홀이 위치될 부분에 대하여 이방성식각을 행함으로써 상기 질화티타늄층을 노출시키는 제1홀을 형성시키는 단계;상기 노출된 질화티타늄층을 과산화수소수와 초순수가 혼합된 케미칼을 이용하여 제거함에 의해 상기 층간절연막에 형성된 상기 제1홀의 크기보다 더 큰 제2홀을 형성하는 단계; 및노출된 상기 하부배선층을 희석된 불산용액으로 등방성식각하여 앵커 형태의 제3홀을 형성하여 상기 제1,2,3홀이 결합된 하나의 비아 콘택홀을 형성하는 단계를 가짐을 특징으로 하는 방법.
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| KR1019980046804A KR20000031019A (ko) | 1998-11-02 | 1998-11-02 | 반도체 소자의 제조공정에서의 비아 콘택홀 형성방법 |
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| KR20000031019A true KR20000031019A (ko) | 2000-06-05 |
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Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20040017037A (ko) * | 2002-08-20 | 2004-02-26 | 삼성전자주식회사 | 반도체 콘택 구조 및 그 형성 방법 |
| KR100648247B1 (ko) * | 2004-06-07 | 2006-11-24 | 삼성전자주식회사 | 캐패시터의 금속 하부전극 형성 방법 및 이를 위한선택적인 금속막 식각 방법 |
| KR100712487B1 (ko) * | 2000-09-29 | 2007-04-27 | 삼성전자주식회사 | 접촉 저항을 줄일 수 있는 비아홀 플러그 및 그 형성 방법 |
| KR100866688B1 (ko) | 2006-12-27 | 2008-11-04 | 동부일렉트로닉스 주식회사 | 반도체 소자의 비아 홀 형성 방법 |
-
1998
- 1998-11-02 KR KR1019980046804A patent/KR20000031019A/ko not_active Application Discontinuation
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