KR20030002942A - 반도체 소자의 금속 배선 형성 방법 - Google Patents

반도체 소자의 금속 배선 형성 방법 Download PDF

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Abstract

본 발명의 반도체 소자의 금속 배선 형성 방법은, 반도체 기판 위에 제1 금속막을 형성하는 단계와, 제1 금속막 위에 제1 캡핑층을 형성하는 단계와, 제1 캡핑층 위에 금속간 절연막을 형성하는 단계와, 금속간 절연막의 일부 표면을 노출시키는 마스크막 패턴을 이용하여 제1 캡핑층의 일부 표면을 노출시키는 비아 컨택 홀이 형성되도록 1차 건식 식각 공정을 수행하는 단계와, 마스크막 패턴을 제거하여 비아 컨택 홀을 갖는 금속간 절연막을 전면에 노출시키는 단계와, 2차 건식 식각 공정을 수행하여 금속간 절연막의 상부, 상부 모서리 및 제1 캡핑층을 제거하여 제1 금속막 일부 표면을 노출시키는 단계, 및 노출된 제1 금속막 일부 표면과 접촉되도록 비아 컨택 홀 내를 제2 금속막으로 채우는 단계를 포함한다.

Description

반도체 소자의 금속 배선 형성 방법{Method for forming metal interconnection in semiconductor device}
본 발명은 반도체 소자의 제조 방법에 관한 것으로서, 보다 상세하게는 반도체 소자의 금속 배선 형성 방법에 관한 것이다.
일반적으로 반도체 소자의 집적도가 증가됨에 따라, 금속막 사이를 연결시키기 위한 비아 홀(via hole)의 사이즈 역시 집적도와 비례하여 감소된다. 현재의 고집적화된 반도체 소자의 금속 배선의 재료로는 금속막이 주로 사용되는데, 이러한 금속막은 좁은 공간에 증착 특성이 매우 열악하며, 특히 현재 주로 사용하고 있는 알루미늄막의 경우 증착 특성이 더욱 열악한 것으로 알려져 있다. 이와 같은 알루미늄막의 열악한 증착 특성으로 인하여 하부 금속막과 상부 금속막 사이에 저항 성분이 매우 커져서 소자의 전기적인 특성을 열화시키는 문제가 대두되고 있는 실정이다.
도 1은 종래의 반도체 소자의 금속 배선 형성 방법의 일 예를 설명하기 위하여 나타내 보인 단면도이다.
도 1을 참조하면, 반도체 기판(100) 위에 층간 절연막(110)을 개재하여 제1 금속막(120)을 형성한다. 다음에 제1 금속막(120) 위에 캡핑층(capping layer)(130)을 형성한다. 제1 금속막(120)은 알루미늄막을 사용하여 형성하고, 캡핑층(130)은 티타늄/티타늄 질화물(Ti/TiN)막을 사용하여 형성한다. 다음에 캡핑층(130) 위에 금속간 절연막(140)을 형성한다. 이어서 금속간 절연막(140) 위에 금속간 절연막(140)의 일부 표면을 노출시키는 개구부를 갖는 포토레지스트막 패턴(미도시)을 형성한다. 그리고 이 포토레지스트막 패턴을 식각 마스크로 습식 식각을 수행하여 상기 금속간 절연막(140)의 상부를 일정 깊이까지 제거한다. 계속해서 상기 포토레지스트막 패턴(미도시)을 식각 마스크로 건식 식각을 수행하여 상기 금속간 절연막(140)을 관통하는 비아 컨택 홀(150)을 형성한다. 다음에 상기 비아 컨택 홀(150) 내부가 채워지도록 제2 금속막(160)을 플로우시켜서 형성한다.
그런데 통상적으로 반도체 소자 내에는 여러개의 금속 배선들이 포함되며, 따라서 여러개의 비아 컨택들이 만들어진다. 그리고 이 여러개의 비아 컨택들은 동시에 만들어지는 경우가 대부분이다. 이 경우, 소자에 따라 다르지만, 비아 컨택 홀을 형성하기 위하여 식각하여야 할 금속간 절연막의 두께(d)가 각 웨이퍼 위치마다 상이할 수 있다. 그러면, 상대적으로 금속간 절연막(140)의 두께(d)가 얇은 부분에서는 하부의 제1 금속막(120)이 과도 식각되게 되며, 이에 따라 비아 컨택 홀(150)의 어스펙트 비(aspect ratio)가 커져서 후속 제2 금속막(160) 형성을 위한 금속 플로우가 적절하게 이루어지지 않게 된다. 그렇게 되면, 비아 컨택 내부에 보이드(void)(미도시)가 발생되어 소자의 배선 저항이 급격히 증가하게 된다는 문제가 발생된다. 더욱이 제1 금속막(120)이 과도 식각되어 노출되면, 도 1의 점선으로 표시한 바와 같이, 제1 금속막(120)의 금속 성분이 습식 세정시의 세정액과 반응하여 제거되어 상기 보이드가 더욱 더 발생할 가능성이 증가된다.
도 2는 종래의 반도체 소자의 금속 배선 형성 방법의 다른 예를 설명하기 위하여 나타내 보인 단면도이다.
도 2를 참조하면, 반도체 기판(200) 위에 층간 절연막(210)을 개재하여 제1 금속막(220)을 형성한다. 다음에 제1 금속막(220) 위에 제1 캡핑층(capping layer)(230)을 형성한다. 제1 금속막(220)은 알루미늄막을 사용하여 형성하고, 제1 캡핑층(230)은 티타늄/티타늄 질화물(Ti/TiN)막을 사용하여 형성한다. 다음에 제1 캡핑층(230) 위에 금속간 절연막(240)을 형성한다. 이어서 금속간 절연막(240) 위에 금속간 절연막(240)의 일부 표면을 노출시키는 개구부를 갖는 포토레지스트막 패턴(미도시)을 형성한다. 그리고 이 포토레지스트막 패턴을 식각 마스크로 습식 식각을 수행하여 상기 금속간 절연막(240)의 상부를 일정 깊이까지 제거한다. 계속해서 상기 포토레지스트막 패턴(미도시)을 식각 마스크로 건식 식각을 수행하여 상기 금속간 절연막(240)을 관통하는 비아 컨택 홀(250)을 형성한다. 상기 건식 식각을 수행하는 과정에서 상기 제1 캡핑층(230)은 식각 정지막 역할을 수행한다. 다음에 상기 비아 컨택 홀(250) 내에 제2 캡핑층(255)을 형성한다. 이 제2 캡핑층(255)은 Ti/TiN막을 사용하여 형성한다. 이어서 상기 비아 컨택 홀(250) 내부가 채워지도록 제2 금속막(260)을 플로우시켜서 형성한다.
이와 같은 방법은, Ti/TiN막으로 이루어진 제1 캡핑층(230)에서 식각 정지가 이루어지므로 제1 금속막(220)의 과도 식각을 방지할 수 있지만, 제1 캡핑층(230)의 상대적으로 높은 저항으로 인하여 소자의 전기적인 특성이 열화된다. 더욱이 소자의 집적도 증가에 따라 비아 컨택 홀 형성을 위한 포토레지스트막 패턴 형성시 CD(Critical Dimension) 감소로 인하여 상기 저항이 지수적으로 증가하게 된다는 문제가 발생한다.
본 발명이 이루고자 하는 기술적 과제는, 배선 저항을 증가시키지 않으면서 동시에 금속 플로우 후에 보이드 발생을 억제할 수 있는 반도체 소자의 금속 배선 형성 방법을 제공하는 것이다.
도 1은 종래의 반도체 소자의 금속 배선 형성 방법의 일 예를 설명하기 위하여 나타내 보인 단면도이다.
도 2는 종래의 반도체 소자의 금속 배선 형성 방법의 다른 예를 설명하기 위하여 나타내 보인 단면도이다.
도 3 내지 도 6은 본 발명에 따른 반도체 소자의 금속 배선 형성 방법을 설명하기 위하여 나타내 보인 단면도들이다.
도 7은 본 발명에 따른 반도체 소자의 금속 배선 형성 방법가 종래 기술에 따른 반도체 소자의 금속 배선 형성 방법에 따른 소자의 컨택 저항을 비교하기 위하여 나타내 보인 그래프이다.
상기 기술적 과제를 달성하기 위하여, 본 발명에 따른 반도체 소자의 금속배선 형성 방법은, 반도체 기판 위에 제1 금속막을 형성하는 단계; 상기 제1 금속막 위에 제1 캡핑층을 형성하는 단계; 상기 제1 캡핑층 위에 금속간 절연막을 형성하는 단계; 상기 금속간 절연막의 일부 표면을 노출시키는 마스크막 패턴을 이용하여 상기 제1 캡핑층의 일부 표면을 노출시키는 비아 컨택 홀이 형성되도록 1차 건식 식각 공정을 수행하는 단계; 상기 마스크막 패턴을 제거하여 상기 비아 컨택 홀을 갖는 금속간 절연막을 전면에 노출시키는 단계; 2차 건식 식각 공정을 수행하여 상기 금속간 절연막의 상부, 상부 모서리 및 상기 제1 캡핑층을 제거하여 상기 제1 금속막 일부 표면을 노출시키는 단계; 및 노출된 상기 제1 금속막 일부 표면과 접촉되도록 상기 비아 컨택 홀 내를 제2 금속막으로 채우는 단계를 포함하는 것을 특징으로 한다.
상기 제1 금속막 및 제2 금속막은 알루미늄막을 사용하여 형성하는 것이 바람직하며, 이 경우 상기 제2 금속막인 알루미늄막은 플로우 방법으로 형성하는 것이 바람직하다.
상기 제1 캡핑층은 티타늄/티타늄 질화물막을 사용하여 형성하는 것이 바람직하다.
본 발명에 있어서, 상기 1차 건식 식각 공정을 수행하기 전에 상기 금속간 절연막을 일정 깊이까지 제거하는 습식 식각 공정을 수행하는 단계를 더 포함하는 것이 바람직하다.
또한 상기 제2 금속막 형성 전에 제2 캡핑층을 형성하는 단계를 더 포함하는 것이 바람직하다. 이 경우에 상기 제2 캡핑층은 티타늄/티타늄 질화물막을 사용하여 형성하는 것이 바람직하다.
또한 상기 2차 건식 식각시의 공정 조건은 상기 금속간 절연막이 제거되는 두께가 500-1000Å이 되도록 하고, 상기 제1 금속막의 과도 식각되는 두께가 500Å 이하가 되도록 하는 것이 바람직하다.
이하 첨부 도면을 참조하면서 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안 된다. 본 발명의 실시예들은 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되어지는 것이다. 따라서 도면에서의 요소의 형상 등은 보다 명확한 설명을 강조하기 위해서 과장되어진 것이며, 도면상에서 동일한 부호로 표시된 요소는 동일한 요소를 의미한다. 또한 어떤 층이 다른 층 또는 반도체 기판의 "상"에 있다라고 기재되는 경우에, 상기 어떤 층은 상기 다른 층 또는 반도체 기판에 직접 접촉하여 존재할 수 있고, 또는, 그 사이에 제3의 층이 개재되어질 수 있다.
도 3 내지 도 6은 본 발명에 따른 반도체 소자의 금속 배선 형성 방법을 설명하기 위하여 나타내 보인 단면도들이다.
먼저 도 3에 도시된 바와 같이, 반도체 기판(300) 위에 층간 절연막(310)을 개재하여 제1 금속막(320)을 형성한다. 다음에 제1 금속막(320) 위에 제1 캡핑층(capping layer)(330)을 형성한다. 제1 금속막(320)은 알루미늄(Al)막을 사용하여 형성하고, 제1 캡핑층(330)은 티타늄/티타늄 질화물(Ti/TiN)막을 사용하여형성한다. 다음에 제1 캡핑층(330) 위에 금속간 절연막(340)을 형성한다. 이어서 금속간 절연막(340) 위에 금속간 절연막(340)의 일부 표면을 노출시키는 개구부(344)를 갖는 포토레지스트막 패턴(342)을 형성한다. 상기 포토레지스트막 패턴(342)을 형성하기 위하여, 먼저 금속간 절연막(340) 위에 포토레지스트막을 형성한다. 다음에 통상의 포토리소그라피법에 의한 노광 및 현상을 수행한다.
다음에 도 4에 도시된 바와 같이, 습식 식각 공정 및 건식 식각 공정을 순차적으로 수행하여 비아 컨택 홀(350)을 형성한다. 즉 상기 포토레지스트막 패턴(342)을 식각 마스크로 습식 식각을 수행하고, 계속해서 상기 포토레지스트막 패턴(342)을 식각 마스크로 건식 식각을 수행한다. 상기 건식 식각시에 상기 제1 캡핑층(330)은 식각 정지막으로 작용한다. 따라서 상기 건식 식각은 제1 캡핑층(330)의 일부 표면이 노출될 때까지 수행된다.
다음에 도 5에 도시된 바와 같이, 상기 포토레지스트막 패턴(342)을 제거한 후, 제1 캡핑층(330) 식각을 위한 건식 식각을 수행하면서, 동시에 금속간 절연막(340)도 함께 식각되도록 한다. 상기 건식 식각을 수행하게 되면, 제1 캡핑층(330)의 노출부가 제거되는 동안, 금속간 절연막(340)의 상부도 대략 500-1000Å의 두께가 제거되며, 특히 비아 컨택 홀(350)의 상부 모서리(A)는 상대적으로 큰 식각 정도로 인하여 그 폭이 더 넓어진다. 한편, 상기 건식 식각을 수행하는 과정에서, 제1 캡핑층(330)이 완전히 제거된 후에 과도 식각되어 제거되는 제1 금속막(320)의 두께(d')가, 대략 500Å 이하가 되도록 상기 식각 조건을 조절하는 것이 바람직하다. 상기 식각 조건은, 통상의 지식을 가진 자들에 대해서는, 식각대상인 제1 캡핑층(330)의 얇은 두께로 인하여 용이하게 조절될 수 있다는 것을 알 수 있을 것이다.
다음에 도 6에 도시된 바와 같이, 비아 컨택 홀(350) 내에 제2 캡핑층(355)을 형성한다. 상기 제2 캡핑층(355)은 Ti/TiN막을 사용하여 형성한다. 이어서 상기 비아 컨택 홀(350) 내부가 채워지도록 제2 캡핑층(355) 위에 제2 금속막(360)을 형성한다. 제2 금속막(360)은 알루미늄막을 사용하여 형성하는데, 형성 방법은 알루미늄 플로우 방법을 사용한다. 이때 비아 컨택 홀(350)의 상부 모서리(도 5의 A 부분)가 넓어졌으므로 알루미늄 플로우가 원활하게 이루어져서 비아 컨택 홀(350) 내부를 채우는 제2 금속막(360) 내에 보이드가 발생되지 않는다.
도 7은 본 발명에 따른 반도체 소자의 금속 배선 형성 방법가 종래 기술에 따른 반도체 소자의 금속 배선 형성 방법에 따른 소자의 컨택 저항을 비교하기 위하여 나타내 보인 그래프이다.
도 7에서 가로축은 CD(Critical Dimension)을 나타내고, 세로축은 컨택 저항(Rc)을 나타낸다. 그리고 참조 부호 "710"으로 나타낸 선은 도 1을 참조하여 설명한 종래 방법의 일 예을 따라 금속 배선을 형성한 경우이고, 참조 부호 "720"으로 나타낸 선들은 도 2를 참조하여 설명한 종래 방법의 다른 예를 따라 금속 배선을 형성한 경우이며, 그리고 참조 부호 "730"으로 나타낸 선은 도 3 내지 도 6을 참조하여 설명한 본 발명에 따라 금속 배선을 형성한 경우이다. 도 7에 도시된 바와 같이, 종래 기술을 적용한 경우보다 본 발명을 적용한 경우 CD 감소에 따른, 즉 소자의 집적도 증가에 따른 컨택 저항이 더 작다는 것을 알 수 있다.
이상의 설명에서와 같이, 본 발명에 따른 반도체 소자의 금속 배선 형성 방법에 의하면, 하부의 제1 금속막이 과도 식각되는 두께를 감소시키고, 비아 컨택 홀의 상부 모서리 폭을 넓히므로써, 배선 컨택 저항의 감소를 억제시키고 금속 플로우가 원활하게 이루어지도록 하여 비아 컨택 홀 내부를 채우는 제2 금속막 내에 보이드가 발생되지 않도록 할 수 있다는 이점들이 제공된다.

Claims (8)

  1. 반도체 기판 위에 제1 금속막을 형성하는 단계;
    상기 제1 금속막 위에 제1 캡핑층을 형성하는 단계;
    상기 제1 캡핑층 위에 금속간 절연막을 형성하는 단계;
    상기 금속간 절연막의 일부 표면을 노출시키는 마스크막 패턴을 이용하여 상기 제1 캡핑층의 일부 표면을 노출시키는 비아 컨택 홀이 형성되도록 1차 건식 식각 공정을 수행하는 단계;
    상기 마스크막 패턴을 제거하여 상기 비아 컨택 홀을 갖는 금속간 절연막을 전면에 노출시키는 단계;
    2차 건식 식각 공정을 수행하여 상기 금속간 절연막의 상부, 상부 모서리 및 상기 제1 캡핑층을 제거하여 상기 제1 금속막 일부 표면을 노출시키는 단계; 및
    노출된 상기 제1 금속막 일부 표면과 접촉되도록 상기 비아 컨택 홀 내를 제2 금속막으로 채우는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 금속배선 형성 방법.
  2. 제1항에 있어서,
    상기 제1 금속막 및 제2 금속막은 알루미늄막을 사용하여 형성하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
  3. 제2항에 있어서,
    상기 제2 금속막인 알루미늄막은 플로우 방법으로 형성하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
  4. 제1항에 있어서,
    상기 제1 캡핑층은 티타늄/티타늄 질화물막을 사용하여 형성하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
  5. 제1항에 있어서,
    상기 1차 건식 식각 공정을 수행하기 전에 상기 금속간 절연막을 일정 깊이까지 제거하는 습식 식각 공정을 수행하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
  6. 제1항에 있어서,
    상기 제2 금속막 형성 전에 제2 캡핑층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
  7. 제6항에 있어서,
    상기 제2 캡핑층은 티타늄/티타늄 질화물막을 사용하여 형성하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
  8. 제1항에 있어서,
    상기 2차 건식 식각시의 공정 조건은 상기 금속간 절연막이 제거되는 두께가 500-1000Å이 되도록 하고, 상기 제1 금속막의 과도 식각되는 두께가 500Å 이하가 되도록 하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
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* Cited by examiner, † Cited by third party
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KR100613384B1 (ko) * 2004-12-23 2006-08-17 동부일렉트로닉스 주식회사 반도체 소자의 배선 형성방법
KR100649352B1 (ko) * 2005-04-30 2006-11-27 주식회사 하이닉스반도체 반도체소자의 제조 방법
CN107689319A (zh) * 2016-08-04 2018-02-13 中芯国际集成电路制造(北京)有限公司 半导体装置及其制造方法

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