KR100607748B1 - 반도체소자의 연결배선 제조 방법 - Google Patents

반도체소자의 연결배선 제조 방법 Download PDF

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Abstract

본 발명은 리버스 비아홀 마스크 형성시에 오정렬이 발생하더라도 리세스 없이 텅스텐플러그를 매립시킬 수 있는 반도체 소자의 연결배선 제조 방법을 제공하기 위한 것으로, 본 발명은 하부 금속배선을 형성하는 단계와 하부 금속배선 상에 금속간 절연막을 형성하는 단계와, 금속간 절연막을 식각하여 하부 금속배선 표면을 노출시키는 비아홀을 형성하는 단계와, 비아홀을 포함한 금속간 절연막 상에 배리어막을 형성하는 단계와, 배리어막 상에 비아홀을 채울 때까지 연결배선용 도전막을 형성하는 단계와, 도전막 상에 감광막을 이용하여 측면이 경사지는 프로파일을 갖는 리버스 비아홀 마스크를 형성하는 단계와, 리버스 비아홀 마스크를 식각 배리어로 하여 도전막을 일부 에치백하는 단계와, 리버스 비아홀 마스크를 제거하는 단계와, 일부 에치백된 도전막 상부에 다시 연결배선용 도전막을 증착하는 단계와, 도전막을 에치백하여 비아홀에 매립되는 연결배선을 형성하는 단계를 포함한다.
연결배선, 텅스텐플러그, 리세스, 에치백, 리버스 비아홀 마스크, 과도식각

Description

반도체소자의 연결배선 제조 방법{METHOD FOR FORMING INTERCONNECT OF SEMICONDUCTOR DEVICE}
도 1a 및 도 1b는 종래 기술에 따른 반도체 소자의 연결배선 제조 방법을 간략히 도시한 도면,
도 2a 내지 도 2c는 텅스텐플러그 리세스를 방지하기 위한 다른 종래 기술을 도시한 도면,
도 3a 내지 도 3c는 본 발명의 실시 예에 따른 반도체 소자의 연결배선 형성 방법을 도시한 공정 단면도.
＜도면의 주요 부분에 대한 부호의 설명＞
31 : 하부 금속배선 32 : 금속간 절연막
33 : 비아홀 34 : 배리어막
35a, 35b : 텅스텐막 36 : 리버스 비아홀 마스크
본 발명은 반도체 제조 기술에 관한 것으로, 특히 반도체소자의 연결배선(interconnect) 제조 방법에 관한 것이다.
최근에 반도체소자의 집적화가 급격하게 이루어지면서 데이터라인과 비트라인 등의 금속배선공정의 중요성은 더욱 부각되고 있으며, 이러한 금속배선 공정을 적용하면서 원하는 소자 특성을 얻기 위해 여러 가지 공정들이 적용되고 있다. 특히, 데이터라인과 비트라인 공정의 경우 구현하고자 하는 소자의 특성을 고려할 때 필요한 전기적인 특성 값을 확보하기는 더욱 어려운 실정이다.
64M 이하의 소자에서의 비트라인의 경우에는 소자의 속도 측면과 다량의 칩 확보측면에서 그다지 어려운 공정은 아니지만, 128M 이상의 고집적 소자에서는 한정된 웨이퍼에서 보다 많은 칩 수를 확보하기 위함과 동시에 고성능의 소자를 구현하기 위해 낮은 비저항 값을 갖는 텅스텐 공정을 적용하고 있다.
그리고, 반도체소자 제조공정시 다층 금속배선간 연결배선은 비아(via) 또는 콘택홀(contact hole)에 텅스텐(W)을 채워 넣어 형성한다.
도 1a 및 도 1b는 종래 기술에 따른 반도체 소자의 연결배선 제조 방법을 간략히 도시한 도면이다.
도 1a에 도시된 바와 같이, 하부 금속배선(11)상에 금속간 절연막(Inter Metal Oxide; IMO)(12)을 형성한 후, 금속간 절연막(12)을 식각하여 하부 금속배선(11)의 소정 표면을 노출시키는 비아홀(13)을 형성한다.
다음으로, 비아홀(13)을 포함한 금속간 절연막(12) 상에 배리어막(14)을 증착한다. 이때, 배리어막(14)은 티타늄막(Ti) 또는 티타늄 나이트라이드막(TiN)이다.
다음으로, 비아홀(13)을 채울 때까지 배리어막(14) 상에 텅스텐막을 증착한 후, 금속간 절연막(12)의 표면이 노출될 때까지 텅스텐막을 에치백한다. 이때, 텅스텐막 아래의 배리어막(14)을 확실히 드러내기 위해 과도식각(over etch)을 진행한다. 이러한 에치백을 통해 비아홀(13)에 채워진 텅스텐막은 텅스텐플러그(15)가 된다.
그러나, 상술한 종래 기술에서는 텅스텐플러그 리세스(W plug recess)라는 문제점을 갖는다. 즉, 텅스텐플러그(15) 형성을 위한 에치백 공정시 과도식각을 진행하므로 텅스텐플러그(15) 상부에서 아래로 꺼지는 형태의 리세스(R)가 발생하게 된다.
이러한 리세스로 인해 도 1b에 도시된 것처럼, 후속 상부 금속배선을 형성하기 위한 금속막(16) 증착시, 금속막(16)의 증착 프로파일(17)이 나빠져 하부 금속배선과 상부 금속배선간 연결구조가 불안정해진다. 이는 저항증가를 초래하여 DC 파라미터(prarameter) 측정시 저항이 기준치에서 벗어나 소자가 불량이 되는 원인중의 하나이다.
이와 같은 리세스를 해결하기 위해 제안된 연결배선 기술이 도 2a 내지 도 2c에 도시되어 있다.
도 2a에 도시된 바와 같이, 하부 금속배선(21) 상에 금속간 절연막(IMO)(22)을 형성한 후, 금속간 절연막(22)을 식각하여 하부 금속배선(21)의 소정 표면을 노출시키는 비아홀(23)을 형성한다.
다음으로, 비아홀(23)을 포함한 금속간 절연막(22) 상에 배리어막(24)을 증착한다. 이때, 배리어막(24)은 티타늄막(Ti) 또는 티타늄 나이트라이드막(TiN)이 다.
다음으로, 비아홀(23)을 채울 때까지 배리어막(24) 상에 텅스텐막(25)을 증착한 후, 텅스텐막(25) 상에 리버스 비아홀 마스크(reverse via hole mask, 26)를 형성한다.
도 2b에 도시된 바와 같이, 리버스 비아홀 마스크(26)를 식각 마스크로 텅스텐막(25)의 에치백을 진행한다.
도 2c에 도시된 바와 같이, 리버스 비아홀 마스크(26)를 제거한 후, 다시 텅스텐막(25)을 증착하고, 배리어막(24)의 표면이 드러날 때까지 텅스텐막(25)의 에치백을 다시 진행하여 비아홀(23)에 매립되는 텅스텐플러그(25a)를 형성한다.
그러나, 상술한 종래 기술의 다른 예에서는 리버스 비아홀 마스크(26) 형성시 오정렬(mis align, 28)이 발생할 수 있기 때문에 이 상태에서 에치백을 하면 과도식각을 하는 만큼 부분적인 리세스(27)가 여전히 발생하는 문제가 있다.
본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 제안된 것으로, 리버스 비아홀 마스크 형성시에 오정렬이 발생하더라도 리세스 없이 텅스텐플러그를 매립시킬 수 있는 반도체 소자의 연결배선 제조 방법을 제공함에 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 연결배선 제조 방법은 하부 금속배선을 형성하는 단계와, 상기 하부 금속배선 상에 금속간 절연막을 형성하는 단계와, 상기 금속간 절연막을 식각하여 상기 하부 금속배선 표면을 노출시키는 비아홀을 형성하는 단계와, 상기 비아홀을 포함한 상기 금속간 절연막 상에 배리어막을 형성 하는 단계와, 상기 배리어막 상에 상기 비아홀을 채울 때까지 연결배선용 도전막을 형성하는 단계와, 상기 도전막 상에 감광막을 이용하여 측면이 경사지는 프로파일을 갖는 리버스 비아홀 마스크를 형성하는 단계와, 상기 리버스 비아홀 마스크를 식각 배리어로 하여 상기 도전막을 일부 에치백하는 단계와, 상기 리버스 비아홀 마스크를 제거하는 단계와, 상기 일부 에치백된 도전막 상부에 다시 연결배선용 도전막을 증착하는 단계와, 상기 도전막을 에치백하여 상기 비아홀에 매립되는 연결배선을 형성하는 단계를 포함하는 것을 특징으로 한다.
또한, 상기 리버스 비아홀 마스크는 상기 비아홀 지역에 매립된 도전막 상부를 덮으면서 상기 리버스 비아홀 마스크의 오정렬 지역까지 덮는 형태로 경사져 형성되는 것을 특징으로 하고, 상기 리버스 비아홀 마스크를 형성하는 단계는 상기 도전막 상에 감광막을 도포하는 단계, 및 상기 감광막을 노광 및 현상으로 패터닝하되, 상기 패터닝되는 감광막의 측면프로파일이 45°를 갖도록 포커스를 조정하여 패터닝하는 단계를 포함하는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시 예를 설명하기로 한다.
도 3a 내지 도 3c는 본 발명의 실시 예에 따른 반도체 소자의 연결배선 형성 방법을 도시한 공정 단면도이다.
도 3a에 도시된 바와 같이, 하부 금속배선(31) 상에 금속간 절연막(IMO)(32)을 형성한 후, 금속간 절연막(32)을 식각하여 하부 금속배선(31)의 소정 표면을 노출시키는 비아홀(33)을 형성한다.
다음으로, 비아홀(33)을 포함한 금속간 절연막(32) 상에 배리어막(34)을 증착한다. 이때, 배리어막(34)은 티타늄막(Ti) 또는 티타늄 나이트라이드막(TiN)으로 형성한다.
다음으로, 비아홀(33)을 채울 때까지 배리어막(34) 상에 텅스텐막(35a)을 증착한 후, 텅스텐막(35a) 상에 감광막을 도포하고 노광 및 현상으로 패터닝하여 리버스 비아홀 마스크(reverse via hole mask, 36)를 형성한다. 이때, 리버스 비아홀 마스크(36)는 그 측면(36a)이 수직(vertical) 프로파일을 갖는 것이 아니라, 경사진 프로파일(sloped profile or tapered profile)을 갖도록 한다. 예컨대, 리버스 비아홀 마스크(36)의 경사진 프로파일은 45°를 갖도록 형성하며, 이와 같이 경사진 프로파일은 패터닝 공정시 포커스(focus)를 조정하면 리버스 비아홀 마스크(36)의 경사진 프로파일을 조절할 수 있다. 일 예로, 90°로 수직한 프로파일의 포커스가 0이면 45°로 경사지게 형성할 경우에는 0.3㎛로 약 3배정도 많이 주면 된다.
상술한 바와 같이, 리버스 비아홀 마스크(36)를 45°로 경사지게 형성하면 오정렬(MA)이 발생하더라도 오정렬(MA) 발생지역을 덮을 수 있으므로 후속 텅스텐막(35a)의 식각공정시 마진을 확보할 수 있다.
종래 기술에서는 여러 공정을 거치는 훨씬 복잡한 방법이 있지만, 본 발명은 리버스 비아홀 마스크(36) 패터닝시 경사진 프로파일로 간단하게 오정렬 문제를 해결한다.
그리고, 보통 텅스텐 에치백시 타겟보다 많은 시간동안의 과도식각이 실시된다. 그 이유는 종래 기술에서 언급했듯이, 비아홀 지역이 아닌 지역의 텅스텐막을 완전히 식각하여 배리어막 표면을 명확히 드러내기 위함이다. 그러므로 종래 기술에서는 텅스텐 플러그 리세스가 발생할 수 밖에 없었다.
본 발명은 이러한 텅스텐플러그 리세스를 해결하고자 텅스텐 에치백 공정시 식각시간이 길어질 수밖에 없다는 것에 착안하여, 비아홀 지역 위에 리버스 비아홀 마스크(36)를 형성하는데, 이때 중요한 것은 리버스 비아홀 마스크(36)의 두께를 후속 텅스텐막 에치백 공정시의 식각시간과 리버스 비아홀 마스크(36)의 식각률을 감안하여 결정한다.
예를 들면, 텅스텐 에치백을 위한 레시피에서 텅스텐막(35)의 식각률이 4000Å/분이고, 리버스 비아홀 마스크(36)의 식각률이 2000Å/분이라면, 실제 배리어막 표면을 기준으로 텅스텐막의 두께가 4000Å인 경우, 레시피상의 식각시간이 2분으로 설정되어 있다면 텅스텐막의 식각타겟은 8000Å이 된다. 보통 이렇게 과도식각을 타겟보다 100% 까지(60초) 더 해주는 것이 일반적이다. 그러면, 리버스 비아홀 마스크(36)의 패터닝시 왼쪽으로 약간 오정렬이 발생된 상태이고, 텅스텐막(35a) 두께(d3)가 4000Å이고, 리버스 비아홀 마스크(36)의 두께가 텅스텐막 위(d2)에서는 2000Å, 비아홀 위(d1)에서는 4000Å이다.
위와 같은 레시피로 2분 동안 텅스텐막(35a)의 식각을 진행한다면 배리어막(24) 위의 텅스텐막(35)은 완전히 제거되고, 배리어막(34)은 식각 선택비가 높아 거의 식각되지 않고 그대로 유지된다. 그리고, 비아홀(33) 위의 리버스 비아홀 마스크(36)는 2분 동안 4000Å이 그대로 식각되어 없어진다. 때문에 2분 동안 식각을 진행하더라도 비아홀(33) 부분은 텅스텐막(35)이 리세스 없이 배리어막(34) 표면 높이와 같게 그대로 유지되는 것이다.
도 3b에 도시된 바와 같이, 리버스 비아홀 마스크(36)를 식각 마스크로 텅스텐막(35a)의 에치백을 진행한 후, 리버스 비아홀 마스크(36)를 제거한다.
계속해서, 다시 텅스텐막(35b)을 증착한다.
도 3c에 도시된 바와 같이, 텅스텐막(35a, 35b)의 에치백을 다시 진행하여 비아홀(33)에 매립되는 텅스텐플러그(35)를 형성한다.
상술한 실시 예에서는 텅스텐막을 이용한 텅스텐플러그에 대해 설명하였으나, 하부금속배선과 상부금속배선간 연결배선으로 이용되는 다른 금속막을 이용한 연결배선 제조시에도 적용 가능하다.
상술한 본 발명은 텅스텐플러그 리세스가 없어 후속 공정인 상부 금속배선을 위한 금속막 증착을 리세스 없이 진행할 수 있으므로 저항증가로 인한 소자의 패일을 방지할 수 있는 효과가 있다.

Claims (5)

  1. 하부 금속배선을 형성하는 단계와,
    상기 하부 금속배선 상에 금속간 절연막을 형성하는 단계와,
    상기 금속간 절연막을 식각하여 상기 하부 금속배선 표면을 노출시키는 비아홀을 형성하는 단계와,
    상기 비아홀을 포함한 상기 금속간 절연막 상에 배리어막을 형성하는 단계와,
    상기 배리어막 상에 상기 비아홀을 채울 때까지 연결배선용 도전막을 형성하는 단계와,
    상기 도전막 상에 감광막을 이용하여 측면이 경사지는 프로파일을 갖는 리버스 비아홀 마스크를 형성하는 단계와,
    상기 리버스 비아홀 마스크를 식각 배리어로 하여 상기 도전막을 일부 에치백하는 단계와,
    상기 리버스 비아홀 마스크를 제거하는 단계와,
    상기 일부 에치백된 도전막 상부에 다시 연결배선용 도전막을 증착하는 단계와,
    상기 도전막을 에치백하여 상기 비아홀에 매립되는 연결배선을 형성하는 단계
    를 포함하는 반도체소자의 연결배선 제조 방법.
  2. 제 1 항에 있어서,
    상기 리버스 비아홀 마스크는, 상기 비아홀 지역에 매립된 도전막 상부를 덮으면서 상기 리버스 비아홀 마스크의 오정렬 지역까지 덮는 형태로 경사져 형성되는 것을 특징으로 하는 반도체소자의 연결배선 제조 방법.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 리버스 비아홀 마스크를 형성하는 단계는,
    상기 도전막 상에 감광막을 도포하는 단계와,
    상기 감광막을 노광 및 현상으로 패터닝하되, 상기 패터닝되는 감광막의 측면프로파일이 45°를 갖도록 포커스를 조정하여 패터닝하는 단계
    를 포함하는 것을 특징으로 하는 반도체소자의 연결배선 제조 방법.
  4. 제 1 항에 있어서,
    상기 리버스 비아홀 마스크의 두께는, 상기 도전막 에치백 공정시의 식각시간과 상기 에치백 공정시 상기 리버스 비아홀 마스크의 식각률을 감안하여 결정하는 것을 특징으로 하는 반도체소자의 연결배선 제조 방법.
  5. 제 1 항에 있어서,
    상기 도전막은, 텅스텐막으로 형성하는 것을 특징으로 하는 반도체소자의 연 결배선 제조 방법.
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