KR100934844B1 - 반도체 소자 및 그 형성방법 - Google Patents

Abstract

본 발명은 반도체 소자 및 그 형성방법에 관한 것으로, 퓨즈 블로잉 공정에서 퓨즈에 가해지는 스트레스로 인하여 퓨즈의 하단부에 크랙이 발생하는 문제를 해결하기 위하여, 퓨즈의 상부에 형성되는 절연막은 유전율이 서로 다른 물질로 형성하여 불안정한 구조를 가지도록 함으로써 퓨즈 블로잉 공정을 용이하게 실시할 수 있도록 하여 반도체소자의 수율 및 신뢰성을 향상시킬 수 있도록 하는 기술이다.

Description

반도체 소자 및 그 형성방법{SEMICONDUCTOR DEVICE AND METHOD FOR FORMING THE SAME}

도 1a 내지 도 1d 는 종래기술에 따른 반도체 소자의 형성방법을 도시한 단면도.

도 2a 내지 도 2j는 본 발명에 따른 반도체 소자 및 그 형성방법을 도시한 단면도들.

<도면의 주요 부분에 대한 부호의 설명>

11,31 : 반도체기판 13,33 : 도전층

15 : 감광막패턴 17,37 : 퓨즈

19,39 : 제1 절연막 21,47 : 제2 절연막

23,53 : 장벽금속층 35 : 제1 감광막패턴

41 : 제2 감광막패턴 43 : 트렌치

45 : 질화막 51 : 제3 절연막

본 발명은 반도체 소자 및 그 형성방법에 관한 것으로, 특히 금속층을 퓨즈로 사용하는 반도체 소자에 있어서 퓨즈 블로잉시 퓨즈의 하측에 크랙이 발생하는 현상을 해결하는 기술에 관한 것이다.

디램(DRAM; Dynamic Random Access Memory)등의 반도체 소자는 제조된 칩 내부에 부분적으로 동작을 하지 않는 메모리 셀들이 존재하게 되며, 이러한 불량 메모리 셀(cell)들은 리페어(repair) 과정을 통해 칩 제조시에 미리 만들어둔 리던던시(redundancy) 셀들로 교체함으로써 실제 칩은 동작상에 아무런 영향이 없도록 하고 있으며, 이러한 방법을 이용함으로써 제조된 칩의 수율을 높이고 있다.

리페어 공정은 불량 메모리 셀을 선택하고 그에 해당하는 어드레스를 리던던시 셀의 어드레스 신호로 바꾸어주는 프로그램을 내부 회로에서 행하게 된다. 따라서 실제 사용시에 불량 라인에 해당하는 어드레스 신호가 입력되면, 이 대신에 리던던시 셀의 라인으로 선택이 바뀌게 된다.

이러한 리페어 프로그램의 방식 중에서 레이저빔으로 퓨즈를 태워 끊어버리는 방식( 이하 "퓨즈 블로잉" 이라 함 ) 이 있는데, 이렇게 레이저빔에 의해 끊어지는 배선을 퓨즈라고 하고, 그 끊어지는 부분과 이를 둘러싼 영역을 퓨즈 박스라 일컫는다.

일반적으로 퓨즈는 별도의 제조 공정으로 형성할 수도 있으나, 메모리 셀의 제조 공정 중 플레이트전극이나 금속배선 제조 공정시 동일한 물질로 함께 형성할 수도 있다.

도 1a 및 도 1d 는 종래기술에 따른 반도체 소자의 제조방법을 도시한 단면 도이다.

도 1a 를 참조하면, 반도체기판(11)상에 퓨즈용으로 사용되는 금속층(13)을 형성한다. 이때, 금속층(13)은 플레이트전극 형성공정이나 금속배선의 형성공정시 형성한 것이다.

그 다음, 금속층(13) 상부에 감광막패턴(15)을 형성한다. 이때, 감광막패턴(15)은 전체표면상부에 감광막을 도포하고, 퓨즈를 형성하기 위한 노광마스크를 이용한 노광 및 현상 공정으로 형성한 것이다.

도 1b 를 참조하면, 감광막패턴(15)을 마스크로 하여 금속층(13)을 식각하여 퓨즈(17)를 형성한다.

이때, 퓨즈(17)는 금속층(13)의 식각 특성에 의하여 상부 선폭에 비해 하부 선폭이 넓은 사다리꼴로 형성된다.

도 1c 를 참조하면, 전체표면상부에 제1 절연막(19)을 형성한다.

도 1d 를 참조하면, 제1 절연막(19) 상부에 제2 절연막(21) 및 장벽금속층(23)을 형성한다.

후속 공정으로 퓨즈박스 형성공정 및 퓨즈 블로잉 공정을 실시하는 경우, 도 1d 의 "A" 부분에 스트레스가 집중되어 크랙(crack)이 발생한다.

이때, 크랙은 반도체 소자의 저항을 증가시키기 때문에 반도체 소자가 비정상적으로 동작되는 현상을 유발시킨다. 따라서, 반도체 소자의 제조 수율을 감소시키고 신뢰성을 저하시키는 문제점이 있다.

본 발명은 퓨즈 블로잉 공정시 퓨즈의 뾰족한 부분인 하부에 크랙이 유발되는 현상을 방지하기 위하여 퓨즈 상측에 이중구조로 형성되어 불안정한 절연막을 형성함으로써 퓨즈 블로잉을 용이하게 실시할 수 있도록 하여 크랙과 같은 퓨즈의 결함을 방지할 수 있도록 하는 반도체소자 및 그 형성방법을 제공하는데 그 목적이 있다.

본 발명에 따른 반도체 소자는,
반도체기판 상부에 형성된 퓨즈와,
상기 퓨즈를 저부로 하는 트렌치 형태의 제1 절연막과,
상기 퓨즈 상측에 구비되는 질화막과,

상기 질화막 상부에 구비되는 제2 절연막을 포함하는 것과,

삭제

삭제

상기 제1 질화막은 제1 및 제2 절연막과 각각 유전율이 상이한 것과,

상기 제1 절연막은 제2 절연막과 유전율이 동일한 물질인 것과,

상기 제1 절연막은 제2 절연막과 유전율이 상이한 물질인 것과,

상기 제2 절연막은 상기 트렌치를 매립하는 형태로 형성한 것과,

상기 제2 절연막 상부에 제3 절연막 및 장벽금속층을 더 포함하는 것을 제1 특징으로 한다.

또한, 본 발명에 따른 반도체소자는,

반도체기판 상부에 형성된 퓨즈와,

상기 퓨즈를 저부로 하는 트렌치가 구비된 제1 절연막과,

상기 트렌치 표면에 형성된 질화막과,

상기 트렌치를 매립하는 제2 절연막을 포함하는 것과,

상기 질화막은 상기 제2 절연막과 유전율이 상이한 것과,

상기 제2 절연막을 포함하는 전체표면상부에 제3 절연막과 장벽금속층을 더 포함하는 것과, 상기 제3 절연막은 상기 제2 절연막과 동일한 유전율을 갖는 것과, 상기 제3 절연막은 상기 제2 절연막과 상이한 유전율을 갖는 것을 제2 특징으로 한다.

또한 본 발명에 따른 반도체소자는,

반도체기판 상부에 형성된 퓨즈와,

상기 퓨즈를 저부로 하는 트렌치가 구비된 제1 절연막과,

상기 트렌치를 매립하는 제2 절연막과,

전체표면상부에 형성한 제3 절연막을 포함하는 것과,

상기 제2 절연막은 상기 제3 절연막과 상이한 유전율을 갖는 것을 제3 특징으로 한다.

한편, 본 발명에 따른 반도체소자의 형성방법은,

반도체기판 상에 퓨즈를 형성하는 공정과,

전체표면상부에 제1 절연막을 형성하는 공정과,

상기 제1 절연막을 식각하여 상기 퓨즈를 저부로 하는 트렌치를 형성하는 공정과,

상기 트렌치를 매립하는 제2 절연막을 형성하는 공정과,

전체표면상부에 제3 절연막을 형성하는 공정을 더 포함하는 것과,

상기 트렌치 형성공정은 퓨즈 영역만을 노출시키는 노광마스크를 이용하여 실시하는 것과,

상기 트렌치 형성공정은 퓨즈 형성공정시 사용된 노광마스크를 이용하여 실시하는 것과, 상기 노광마스크의 셀부를 차광하여 실시하는 것과,

상기 트렌치와 제2 절연막의 계면에 질화막을 형성하는 공정을 더 포함하는 것을 특징으로 한다.

이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다.

도 2a 내지 도 2j는 본 발명에 따른 반도체 소자의 형성방법을 도시한 단면도이다.

도 2a를 참조하면, 소정의 하부구조물이 구비된 반도체 기판(31) 상부에 도전층(33)을 형성한다. 여기서, 도전층(33)은 금속층이나 폴리실리콘으로 형성할 수 있으나 금속층으로 형성하는 것이 바람직하다.

그리고, 그 상부에 제1 감광막패턴(35)을 형성한다. 이때, 제1 감광막패턴(35)은 전체표면상부에 감광막을 도포하고 퓨즈용 노광마스크를 이용한 노광 및 현상 공정으로 형성한 것이다.

이때, 퓨즈용 노광마스크는 셀부의 도전층 패턴 형성공정시 동시에 형성하는 것이 일반적이다.

도 2b를 참조하면, 제1 감광막패턴(35)을 마스크로 하여 도전층(33)을 식각하여 퓨즈(37)를 형성한다.

이때, 제1 감광막패턴(35)이 남는 경우는 남은 제1 감광막패턴(35)을 제거한다.

도 2c를 참조하면, 전체표면상부에 제1 절연막(39)을 형성한다. 이때, 제1 절연막(39)은 SROX 막으로 형성한 것이다.

도 2d를 참조하면, 제1 절연막(39) 상부에 제2 감광막패턴(41)을 형성한다. 이때, 제2 감광막패턴(41)은 도 2a 의 퓨즈용 노광마스크와 별도로 퓨즈 영역 만을 정의하는 별도의 노광마스크를 이용하여 형성하거나, 퓨즈 영역에만 도전층을 패터닝할 수 있도록 셀부를 차광한 도 2a 의 퓨즈용 노광마스크를 이용하여 형성한 것이다.

도 2e를 참조하면, 제2 감광막패턴(41)을 마스크로 하여 제1 절연막(39)을 식각하여 퓨즈(37)를 노출시키는 트렌치(43)를 형성한다.

도 2f를 참조하면, 제2 감광막패턴(41)을 제거한다.

여기서, 제2 감광막패턴(41)이 남아 있지 않는 경우는 제2 감광막패턴(41)의 제거 공정을 생략한다.

도 2g를 참조하면, 퓨즈(37)를 포함한 전체표면상부에 질화막(45)을 형성한다.

도 2h를 참조하면, 퓨즈(37) 상측의 트렌치(43)를 매립하는 제2 절연막(47)을 전체표면상부에 형성한다.

이때, 제2 절연막(47)은 제1 절연막(39)과 같은 SROX 막으로 형성하거나, 제1 절연막(39)과 다른 HDP 산화막이나 SOD 산화막으로 형성한 것이다.

도 2i를 참조하면, 제2 절연막(47) 및 질화막(45)을 평탄화식각하여 제1 절연막(39)을 노출시킨다. 이때, 제2 절연막(47)은 트렌치(43)에만 남는다.

여기서, 평탄화식각 공정은 CMP 공정이나 에치백 공정으로 실시한 것이다.

도 2j를 참조하면, 전체표면상부에 제3 절연막(51)을 형성하고 그 상부에 장벽금속층(53)을 형성한다.

이때, 제3 절연막(51)은 제1 및 제2 절연막(39,47)과 같은 SROX 막으로 형성하고, 장벽금속층(53)은 티타늄과 티타늄질화막의 적층구조로 형성한 것이다.

본 발명의 다른 실시예는 도 2g 의 질화막(45)을 형성하지 않고 제2 절연막(47)을 형성하되, 제1 절연막(39)과 다른 물질로 형성하는 것이다.

예를들면, 제1 절연막(39)은 SROX 막으로 형성하고, 제2 절연막(47)은 HDP 산화막이나 SOD 산화막으로 형성하는 것이다.
본 발명의 또 다른 실시예는 질화막(45)을 퓨즈(37)의 상측에만 형성하는 것이다.

상술한 바와 같이, 본 발명은 퓨즈 절단 공정에서 퓨즈에 가해지는 스트레스로 인하여 퓨즈의 하단부에 크랙이 발생하는 문제를 해결하기 위하여, 퓨즈 상측에 막의 유전특성이 다른 두 개 이상의 적층구조를 형성하여 퓨즈 상측의 불안정성을 증가시킴으로써 후속 공정인 퓨즈 블로잉 공정을 용이하게 실시할 수 있도록 하는 한다.

본 발명에 따른 반도체 소자 및 이를 제조하는 방법은, 퓨즈 형성시 퓨즈 상측에 유전율이 다른 두 가지 이상의 적층구조를 형성하여 퓨즈 블로잉을 용이하게 함으로써 퓨즈 블로잉 공정시 퓨즈 하부에 집중되는 스트레스를 완화시켜 크랙을 방지할 수 있도록 하여 반도체소자의 수율 및 신뢰성을 향상시킬 수 있도록 하는 효과를 제공한다.

아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

Claims (19)

1. 반도체기판 상부에 형성된 퓨즈와,

   상기 퓨즈를 저부로 하는 트렌치 형태의 제1 절연막과,

   상기 퓨즈 상측에 구비되는 질화막과,

   상기 질화막 상부에 구비되는 제2 절연막을 포함하는 것을 특징으로 하는 반도체소자.
2. 제 1 항에 있어서,

   상기 질화막은 제1 및 제2 절연막과 각각 유전율이 상이한 것을 특징으로 하는 반도체소자.
3. 제 1 항에 있어서,

   상기 제1 절연막은 제2 절연막과 유전율이 동일한 물질인 것을 특징으로 하는 반도체소자.
4. 제 1 항에 있어서,

   상기 제1 절연막은 제2 절연막과 유전율이 상이한 물질인 것을 특징으로 하는 반도체소자.
5. 삭제
6. 제 1 항에 있어서,

   상기 제2 절연막은 상기 트렌치를 매립하는 형태로 형성한 것을 특징으로 하는 반도체소자.
7. 제 1 항에 있어서,

   상기 제2 절연막 상부에 제3 절연막 및 장벽금속층을 더 포함하는 것을 특징으로 하는 반도체소자.
8. 삭제
9. 삭제
10. 삭제
11. 삭제
12. 삭제
13. 반도체기판 상부에 형성된 퓨즈와,

    상기 퓨즈를 저부로 하는 트렌치가 구비된 제1 절연막과,

    상기 트렌치를 매립하는 제2 절연막과,

    전체표면상부에 형성한 제3 절연막을 포함하는 것을 특징으로 하는 반도체소자.
14. 제 13 항에 있어서,

    상기 제2 절연막은 상기 제3 절연막과 상이한 유전율을 갖는 것을 특징으로 하는 반도체소자.
15. 반도체기판 상에 퓨즈를 형성하는 공정과,

    전체표면상부에 제1 절연막을 형성하는 공정과,

    상기 제1 절연막을 식각하여 상기 퓨즈를 저부로 하는 트렌치를 형성하는 공정과,

    상기 트렌치를 매립하는 제2 절연막을 형성하는 공정과,

    전체표면상부에 제3 절연막을 형성하는 공정을 더 포함하는 것을 특징으로 하는 반도체소자의 형성방법.
16. 제 15 항에 있어서,

    상기 트렌치 형성공정은 퓨즈 영역만을 노출시키는 노광마스크를 이용하여 실시하는 것을 특징으로 하는 반도체소자의 형성방법.
17. 제 15 항에 있어서,

    상기 트렌치 형성공정은 퓨즈 형성공정시 사용된 노광마스크를 이용하여 실시하는 것을 특징으로 하는 반도체소자의 형성방법.
18. 제 17 항에 있어서,

    상기 트렌치 형성공정은 상기 노광마스크의 셀부를 차광하여 실시하는 것을 특징으로 하는 반도체소자의 형성방법.
19. 제 15 항에 있어서,

    상기 트렌치와 제2 절연막의 계면에 질화막을 형성하는 공정을 더 포함하는 것을 특징으로 하는 반도체소자의 형성방법.

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