KR20020017589A - 퓨즈 박스 및 그의 형성 방법 - Google Patents
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Abstract
본 발명은 퓨즈 오픈(Fuse open) 영역에 인접한 게이트 전극상에 가드링(Guard Ring)을 형성하여 피시티(Pressure Cooking Test : PCT) 페일(Fail)을 방지하고 리페어(Repair) 식각을 습식 식각하고 건식 식각하여 퓨즈 블로잉(Blowing)의 불량을 방지하기 위한 퓨즈 박스(Fuse Box) 및 그의 형성 방법에 관한 것이다.
본 발명의 퓨즈 박스 및 그의 형성 방법은 퓨즈 오픈 영역에 인접한 게이트 전극상에 가드링을 형성하여 PCT 측정 시 퓨즈 박스의 측벽 부분의 수분 침투를 막아 PCT 페일을 방지하고 또한 리페어 식각을 습식 식각하고 건식 식각하여 잔재한 산화막의 균일도를 확보하므로 퓨즈 블로잉의 불량을 방지하여 에프티에이(Fixed To Attempt Ratio : FTA)를 개선시키므로 소자의 신뢰성 및 수율을 향상시키는 효과가 있다.
Description
본 발명은 퓨즈 박스(Fuse Box) 형성 방법에 관한 것으로, 특히 퓨즈 오픈(Fuse open) 영역에 인접한 게이트 전극상에 가드링(Guard Ring)을 형성하여 소자의 집적화, 신뢰성 및 수율을 향상시키는 퓨즈 박스 및 그의 형성 방법에 관한 것이다.
일반적인 미세 패턴(Pattern) 형성기술의 발달로 반도체 소자가 고집적화되어 감에 따라 디램(Dynamic Random Access Memory:DRAM) 소자의 경우에는 메모리 용량이 4배 증가되면, 칩(Chip)의 크기도 대략 2배정도 증가된다.
따라서, 부분적인 불량 발생의 비율이 증가되므로 제조된 칩에 불량이 전혀 없는 완전한 칩의 수율은 감소하게 되어 생산성이 떨어지므로 칩내에 여분의 메모리 셀을 형성하여 제조 과정 중 불량이 발생된 셀과 교환하여 사용함으로써 칩의 수율을 증가시킨다.
반도체 소자를 완성한 다음, 불량이 발생된 회로를 리페어(Repair) 시키기 위하여 퓨즈 박스를 오픈(Open)시킨 다음, 해당되는 퓨즈를 레이저(laser)를 이용하여 절단해주게 된다.
이러한 상황에서 레이저 퓨즈 블로잉(Blowing) 방법을 사용하는 리페어 방법은 퓨즈박스 위에 산화막을 제거, 레이저가 투과하여 퓨즈를 끊어줄 정도의 산화막 두께로 제어하여야 하는 식각상의 문제점이 있고, 로트(Lot)별, 웨이퍼(Wafer)별 발생할 수밖에 없는 퓨즈 박스 오픈전 산화막 두께 변화로 인한 퓨즈 박스 오픈을 위한 산화막 식각 공정 시 남아있는 산화막 두께 변화는 리페어 시 퓨즈 블로잉에 안정성을 떨어뜨리는 요인이 되고 있다.
도 1은 종래의 퓨즈 박스를 나타낸 구조 단면도이고, 도 2는 종래의 PCT 시 수분 침투 경로를 나타낸 구조 단면도이다.
종래의 퓨즈 박스는 도 1에서와 같이, 그 양측에 측벽을 구비하며 게이트 절연막을 개재한 퓨즈 역할의 다수 개의 게이트 전극(12)들이 형성되며 퓨즈 오픈 영역(23)이 정의된 반도체 기판(11), 상기 게이트 전극(12)들을 포함한 반도체 기판(11)상에 형성되는 제 1 층간 절연막(13), 상기 퓨즈 오픈 영역(23) 이외의 제 1 층간 절연막(13)상에 순차적으로 적층되어 형성되는 제 2 다결정 실리콘층(14), 제 2 층간 절연막(15) 및 제 1 금속층(16), 상기 제 1 금속층(16)상에 가드링(Guard Ring)(20)을 갖으며 형성되는 제 3 층간 절연막(17) 및 상기 제 3 층간 절연막(17)상에 순차적으로 적층되어 형성되는 제 2 금속층(21)과 패시베이션(Passivation)층(22)으로 구성된다.
여기서, 피시티(Pressure Cooking Test : PCT) 시, 상기 제 2 다결정 실리콘층(14)의 크랙(Crack)에 의해 도 2에서와 같은 수분 침투 경로(A)로 수분이 침투한다.
그러나 종래의 퓨즈 박스 및 그의 형성 방법은 층간 절연막 내에 쇄기형으로 박힌 다결정 실리콘층에 고온/고압하에서 부피 및 열 팽창이 일어나고 크랙이 발생하여 PCT 시 퓨즈 박스의 측벽 부분에 수분이 침투되므로 PCT 페일(Fail)이 발생되고, 소자의 집적화에 따라 리페어 식각량이 증가하여 상기 다결정 실리콘층이 식각 종말점으로서의 역할을 하지 못하므로 잔재한 산화막의 균일도 확보가 어려워 퓨즈블로잉이 되지 않아 에프티에이(Fixed To Attempt Ratio : FTA)가 나빠지므로 소자의 집적화, 신뢰성 및 수율이 저하되는 문제점이 있었다.
본 발명은 상기의 문제점을 해결하기 위해 안출한 것으로 퓨즈 오픈 영역에 인접한 게이트 전극상에 가드링(Guard Ring)을 형성하여 PCT 페일을 방지하고 리페어 식각을 습식 식각하고 건식 식각하여 퓨즈 블로잉의 불량을 방지하는 퓨즈 박스 및 그의 형성 방법을 제공하는데 그 목적이 있다.
도 1은 종래의 퓨즈 박스를 나타낸 구조 단면도
도 2는 종래의 PCT 시 수분 침투 경로를 나타낸 구조 단면도
도 3는 본 발명의 실시 예에 따른 퓨즈 박스를 나타낸 구조 단면도
도 4a 내지 도 4c는 본 발명의 실시 예에 따른 퓨즈 박스의 형성 방법을 나타낸 공정 단면도
< 도면의 주요부분에 대한 부호의 설명 >
31 : 반도체 기판 32 : 게이트 전극
33 : 제 1 층간 절연막 34 : 제 2 다결정 실리콘층
35 : 제 2 층간 절연막 36 : 제 1 가드링
37 : 제 2 가드링 38 : 제 1 금속층
39 : 제 3 층간 절연막 40 : 제 3 가드링
41 : 제 4 가드링 42 : 제 2 금속층
43 : 패시베이션층 44 : 퓨즈 오픈 영역
본 발명의 퓨즈 박스는 퓨즈 역할의 다수 개 게이트 전극들이 형성되며 퓨즈 절단 부위인 퓨즈 오픈 영역이 정의된 기판, 상기 기판 상에 형성되며 상기 퓨즈 오픈 영역 양측에 인접한 게이트 전극 상에 형성되는 제 1 콘택홀을 포함한 제 1 층간 절연막, 상기 제 1 콘택홀 사이의 제 1 층간 절연막상에 형성되는 제 1 도전층, 상기 제 1 도전층을 포함한 제 1 층간 절연막상에 형성되며 상기 제 1 콘택홀의 연장선상에 형성된 콘택홀과 상기 제 1 도전층상에 형성되는 제 2 콘택홀을 포함한 제 2 층간 절연막, 상기 제 1, 제 2 콘택홀에 각각 형성되는 도전성의 외부 수분 침투 방지용 제 1, 제 2 가드링, 상기 퓨즈 오픈 영역 양측에 인접한 제 2 층간 절연막상에 형성되며 상기 제 1, 제 2 가드링과 전기적으로 연결된 제 1 금속층, 상기 제 1 금속층상에 다수의 제 3 가드링을 갖으며 형성되는 제 3 층간 절연막 및 상기 제 3 층간 절연막상에 순차적으로 적층되어 형성되는 제 2 금속층과 패시베이션층을 포함하여 구성됨을 특징으로 한다.
그리고, 본 발명의 퓨즈 박스의 형성 방법은 퓨즈 절단 부분인 퓨즈 오픈 영역이 정의된 기판 상에 퓨즈 역할의 다수 개 게이트 전극들을 형성하는 단계, 상기 기판 상에 제 1 층간 절연막을 형성하는 단계, 상기 퓨즈 오픈 영역과 그 양측의 인접 부위의 제 1 층간 절연막상에 제 1 도전층을 형성하는 단계, 상기 제 1 도전층을 포함한 제 1 층간 절연막 상에 제 2 층간 절연막을 형성하는 단계, 상기 제 1, 제 2 층간 절연막을 선택 식각하여 상기 퓨즈 오픈 영역의 양측에 인접한 게이트 전극상에 제 1 콘택홀을 형성하고 상기 제 2 층간 절연막을 선택 식각하여 상기 제 1 도전층상에 제 2 콘택홀을 형성하는 단계, 상기 제 1, 제 2 콘택홀을 제 2 도전층으로 매립하여 각각 제 1, 제 2 가드링을 형성하는 단계, 상기 제 1, 제 2 가드링을 포함한 제 2 층간 절연막상에 제 1 금속층, 다수개의 가드링을 갖는 제 3 층간 절연막, 제 2 금속층 및 패시베이션층을 순차적으로 형성하는 단계 및 상기 퓨즈 오픈 영역의 패시베이션층, 제 2 금속층 및 제 3 층간 절연막을 습식 식각 방법으로 선택 식각하고, 상기 제 1 금속층과 제 2 층간 절연막을 건식 식각 방법으로 선택 식각하며, 상기 제 1 도전층을 선택 식각한 후 제 1 층간 절연막을 습식 식각 방법으로 선택 식각하여 퓨즈 오픈 영역을 형성하는 단계를 포함하여 이루어짐을 특징으로 한다.
상기와 같은 본 발명에 따른 퓨즈 박스 및 그의 형성 방법의 바람직한 실시 예를 첨부된 도면을 참조하여 상세히 설명하면 다음과 같다.
도 3은 본 발명의 실시 예에 따른 퓨즈 박스를 나타낸 구조 단면도이고, 도 4a 내지 도 4c는 본 발명의 실시 예에 따른 퓨즈 박스의 형성 방법을 나타낸 공정 단면도이다.
본 발명의 실시 예에 따른 퓨즈 박스는 도 3에서와 같이, 그 양측에 측벽을 구비하며 게이트 절연막을 개재한 퓨즈 역할의 다수 개의 게이트 전극(32)들이 형성되며 퓨즈 절단 부위인 퓨즈 오픈 영역(44)이 정의된 반도체 기판(31), 상기 반도체 기판(31)상에 형성되며 상기 퓨즈 오픈 영역(44) 양측에 인접한 상기 게이트 전극(32) 상에 형성되는 제 1 콘택홀을 갖는 제 1 층간 절연막(33), 상기 퓨즈 오픈 영역(44)과 상기 퓨즈 오픈 영역(44)에 인접한 부위의 제 1 층간 절연막(33)상에 형성되는 제 2 다결정 실리콘층(34), 상기 제 2 다결정 실리콘층(34)을 포함한 제 1 층간 절연막(33)상에 형성되며 상기 제 1 콘택홀의 연장선상에 형성된 콘택홀과 상기 제 2 다결정 실리콘층(34)상에 형성되는 제 2 콘택홀을 갖는 제 2 층간 절연막(35), 상기 제 1, 제 2 콘택홀에 제 3 다결정 실리콘총을 매립하여 각각 형성되는 외부 수분 침투 방지용 제 1, 제 2 가드링(36,37), 상기 퓨즈 오픈 영역(44) 양측에 인접한 제 2 층간 절연막(35)상에 형성되며 상기 제 1, 제 2 가드링(36,37)과 전기적으로 연결된 제 1 금속층(38), 상기 제 1 금속층(38)상에 제 3, 제 4 가드링(40,41)을 갖으며 형성되는 제 3 층간 절연막(39) 및 상기 제 3 층간 절연막(39)상에 순차적으로 적층되어 형성되는 제 2 금속층(42)과 패시베이션층(43)으로 구성된다.
본 발명의 실시 예에 따른 퓨즈 박스의 형성 방법은 4a에서와 같이, 양측에 측벽을 구비하며 게이트 절연막을 개재한 퓨즈 역할의 다수 개의 게이트 전극(32)들을 퓨즈 오픈 영역이 정의된 반도체 기판(31)상에 형성한다.
여기서, 상기 게이트 전극(32)을 제 1 다결정 실리콘층으로 형성한다.
그리고, 상기 다수 개의 게이트 전극(32)들을 포함한 반도체 기판(31)상에 제 1 층간 절연막(33), 제 2 다결정 실리콘층(34) 및 제 1 감광막(R1)을 도포하고, 상기 제 1 감광막(R1)을 상기 퓨즈 오픈 영역과 그 양측의 인접 부위에서만 남도록 선택적으로 노광 및 현상한 후, 상기 선택적으로 노광 및 현상된 제 1 감광막(R1)을 마스크로 상기 제 2 다결정 실리콘층(34)을 선택 식각한다.
도 4b에서와 같이, 상기 제 1 감광막(R1)을 제거한 후, 상기 제 2 다결정 실리콘층(34)을 포함한 제 1 층간 절연막(33)상에 제 2 층간 절연막(35)과 제 2 감광막(R2)을 순차적으로 형성한 후, 상기 제 2 감광막(R2)을 상기 퓨즈 오픈 영역의 양측에 인접한 게이트 전극(32)상에 형성되는 제 1 콘택홀이 형성될 부위와 상기 제 2 다결정 실리콘층(34)상에 형성되는 제 2 콘택홀이 형성될 부위에서만 제거되도록 선택적으로 노광 및 현상한 후, 상기 선택적으로 노광 및 현상된 제 2 감광막(R2)을 마스크로 상기 제 2 층간 절연막(35)과 제 1 층간 절연막(33)을 선택 식각하여 제 1, 제 2 콘택홀을 형성한다.
도 4c에서와 같이, 상기 제 2 감광막(R2)을 제거한 다음, 전면에 제 3 다결정 실리콘층을 형성하고 에치 백(Etch Back)하여 상기 제 1, 제 2 콘택홀을 매립하므로 각각 제 1, 제 2 가드링(36,37)을 형성한다.
그리고, 상기 제 1, 제 2 가드링(36,37)을 포함한 제 2 층간 절연막(35)상에 제 1 금속층(38), 제 3 층간 절연막(39) 및 제 3 감광막을 형성한다.
여기서, 상기 제 1, 제 2, 제 3 층간 절연막(33,35,39)을 비피에스지(Boron Phosphrus Silicate Glass : BPSG), 피에스지(Phospho Silicate Glass : PSG), 에이치디피(High Density Plasma : HDP)-산화막 및 유에스지(Undoped Silicate Glass : USG) 중 하나로 형성한다.
그리고, 상기 제 3 감광막을 상기 퓨즈 오픈 영역에 인접한 부위의 제 3, 제4 콘택홀이 형성될 부위에서만 제거되도록 선택적으로 노광 및 현상한 후, 상기 선택적으로 노광 및 현상된 제 3 감광막을 마스크로 상기 제 3 층간 절연막(39)을 선택적으로 식각하여 제 3, 제 4 콘택홀을 형성한 후, 상기 제 3 감광막을 제거한다.
이어, 전면에 제 4 다결정 실리콘층을 형성하고 에치 백하여 상기 제 3, 제 4 콘택홀을 매립하여 각각 제 3, 제 4 가드링(40,41)을 형성한다.
그리고, 상기 제 3, 제 4 가드링(40,41)을 포함한 제 3 층간 절연막(39)상에 제 2 금속층(42), 패시베이션층(43) 및 제 4 감광막을 순차적으로 형성한 후, 상기 제 4 감광막을 퓨즈 오픈 영역이 형성될 부위에만 제거되도록 선택적으로 노광 및 현상한 후, 상기 선택적으로 노광 및 현상된 제 4 감광막을 마스크로 상기 패시베이션층(43), 제 2 금속층(42), 제 3 층간 절연막(39), 제 1 금속층(38), 제 2 층간 절연막(35), 제 2 다결정 실리콘층(34) 및 제 1 층간 절연막(33)을 선택적으로 식각하여 퓨즈 오픈 영역(44)을 형성한 후, 상기 제 4 감광막을 제거한다.
여기서, 상기 패시베이션층(43)을 습식 식각에 대한 내식각성이 우수한 HDP-산화막, 피이(Plasma Enhanced : PE)-질화막 및 PE-산화막 중 하나로 형성한다.
그리고, 상기 제 1, 제 2 금속층(38,42) 사이를 식각 타겟(Target)으로 HF와 BOE 등을 사용한 습식 식각 공정을 하고, 상기 식각 종말점인 제 2 다결정 실리콘층(34)까지 건식 식각 공정을 한 다음, 상기 제 2 다결정 실리콘층(34)을 식각한 후, 상기 게이트 전극(32) 상측에 2000 ∼ 4000Å 두께의 제 1 층간 절연막(33)이 잔류되도록 습식 식각하여 상기 퓨즈 오픈 영역(44)을 형성한다.
본 발명의 퓨즈 박스 및 그의 형성 방법은 퓨즈 오픈 영역에 인접한 게이트 전극상에 가드링을 형성하여 PCT 측정 시 퓨즈 박스의 측벽 부분의 수분 침투를 막아 PCT 페일을 방지하고 또한 리페어 식각을 습식 식각하고 건식 식각하여 잔재한 산화막의 균일도를 확보하므로 퓨즈 블로잉의 불량을 방지하여 FTA를 개선시키므로 소자의 신뢰성 및 수율을 향상시키는 효과가 있다.
Claims (2)
- 퓨즈 역할의 다수 개 게이트 전극들이 형성되며 퓨즈 절단 부위인 퓨즈 오픈 영역이 정의된 기판;상기 기판 상에 형성되며 상기 퓨즈 오픈 영역 양측에 인접한 게이트 전극 상에 형성되는 제 1 콘택홀을 포함한 제 1 층간 절연막;상기 제 1 콘택홀 사이의 제 1 층간 절연막상에 형성되는 제 1 도전층;상기 제 1 도전층을 포함한 제 1 층간 절연막상에 형성되며 상기 제 1 콘택홀의 연장선상에 형성된 콘택홀과 상기 제 1 도전층상에 형성되는 제 2 콘택홀을 포함한 제 2 층간 절연막;상기 제 1, 제 2 콘택홀에 각각 형성되는 도전성의 외부 수분 침투 방지용 제 1, 제 2 가드링;상기 퓨즈 오픈 영역 양측에 인접한 제 2 층간 절연막상에 형성되며 상기 제 1, 제 2 가드링과 전기적으로 연결된 제 1 금속층;상기 제 1 금속층상에 다수의 제 3 가드링을 갖으며 형성되는 제 3 층간 절연막;상기 제 3 층간 절연막상에 순차적으로 적층되어 형성되는 제 2 금속층과 패시베이션층을 포함하여 구성됨을 특징으로 하는 퓨즈 박스.
- 퓨즈 절단 부분인 퓨즈 오픈 영역이 정의된 기판 상에 퓨즈 역할의 다수 개게이트 전극들을 형성하는 단계;상기 기판 상에 제 1 층간 절연막을 형성하는 단계;상기 퓨즈 오픈 영역과 그 양측의 인접 부위의 제 1 층간 절연막상에 제 1 도전층을 형성하는 단계;상기 제 1 도전층을 포함한 제 1 층간 절연막 상에 제 2 층간 절연막을 형성하는 단계;상기 제 1, 제 2 층간 절연막을 선택 식각하여 상기 퓨즈 오픈 영역의 양측에 인접한 게이트 전극상에 제 1 콘택홀을 형성하고 상기 제 2 층간 절연막을 선택 식각하여 상기 제 1 도전층상에 제 2 콘택홀을 형성하는 단계;상기 제 1, 제 2 콘택홀을 제 2 도전층으로 매립하여 각각 제 1, 제 2 가드링을 형성하는 단계;상기 제 1, 제 2 가드링을 포함한 제 2 층간 절연막상에 제 1 금속층, 다수개의 가드링을 갖는 제 3 층간 절연막, 제 2 금속층 및 패시베이션층을 순차적으로 형성하는 단계;상기 퓨즈 오픈 영역의 패시베이션층, 제 2 금속층 및 제 3 층간 절연막을 습식 식각 방법으로 선택 식각하고, 상기 제 1 금속층과 제 2 층간 절연막을 건식 식각 방법으로 선택 식각하며, 상기 제 1 도전층을 선택 식각한 후 제 1 층간 절연막을 습식 식각 방법으로 선택 식각하여 퓨즈 오픈 영역을 형성하는 단계를 포함하여 이루어짐을 특징으로 하는 퓨즈 박스 형성 방법.
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| KR20020017589A true KR20020017589A (ko) | 2002-03-07 |
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100605599B1 (ko) * | 2001-12-31 | 2006-07-28 | 주식회사 하이닉스반도체 | 반도체 장치 및 그 제조방법 |
| US7132720B2 (en) * | 2002-08-30 | 2006-11-07 | Fujitsu Limited | Semiconductor device having guard ring and manufacturing method thereof |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0563091A (ja) * | 1991-09-04 | 1993-03-12 | Fujitsu Ltd | 半導体装置 |
| JPH0969571A (ja) * | 1995-08-31 | 1997-03-11 | Seiko Epson Corp | 半導体装置及びその製造方法 |
| KR19980019632A (ko) * | 1996-09-02 | 1998-06-25 | 문정환 | 리페어 퓨즈 |
| JP2000021986A (ja) * | 1998-06-17 | 2000-01-21 | Nanya Science & Technol Co Ltd | ヒュ―ズ窓のためのイオン排斥構造 |
| KR20000045910A (ko) * | 1998-12-30 | 2000-07-25 | 김영환 | 반도체 소자의 퓨즈 박스 제조 방법 |
-
2000
- 2000-08-31 KR KR1020000051049A patent/KR20020017589A/ko not_active Application Discontinuation
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0563091A (ja) * | 1991-09-04 | 1993-03-12 | Fujitsu Ltd | 半導体装置 |
| JPH0969571A (ja) * | 1995-08-31 | 1997-03-11 | Seiko Epson Corp | 半導体装置及びその製造方法 |
| KR19980019632A (ko) * | 1996-09-02 | 1998-06-25 | 문정환 | 리페어 퓨즈 |
| JP2000021986A (ja) * | 1998-06-17 | 2000-01-21 | Nanya Science & Technol Co Ltd | ヒュ―ズ窓のためのイオン排斥構造 |
| KR20000045910A (ko) * | 1998-12-30 | 2000-07-25 | 김영환 | 반도체 소자의 퓨즈 박스 제조 방법 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100605599B1 (ko) * | 2001-12-31 | 2006-07-28 | 주식회사 하이닉스반도체 | 반도체 장치 및 그 제조방법 |
| US7132720B2 (en) * | 2002-08-30 | 2006-11-07 | Fujitsu Limited | Semiconductor device having guard ring and manufacturing method thereof |
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