KR101052858B1 - 반도체 장치의 퓨즈 형성 방법 - Google Patents
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Abstract
반도체 장치의 제조에서 불량 셀을 리페어할 때 컷팅시키는 퓨즈를 형성하는 방법이 개시된다. 기판 상에 퓨즈 라인용 폴리 실리콘막을 형성한 후, 제1절연막을 형성한다. 그리고, 상기 제1절연막 상에 상기 제1절연막과의 식각비가 8 내지 15 : 1을 갖는 제2절연막을 형성하고, 상기 제2절연막 상에 CO와 CHF3를 주 식각 가스로 사용할 경우 식각이 이루어지는 다층 절연막을 형성한다. 따라서, 리페어시 다층 절연막과 제2절연막 및 제1절연막을 순차적으로 식각한다.
Description
도 1은 종래의 방법에 따라 형성한 반도체 장치의 퓨즈를 식각에 의해 오픈한 상태를 나타내는 단면도이다.
도 2는 본 발명의 일 실시예에 따른 반도체 장치의 퓨즈 형성 방법을 설명하기 위한 단면도이다.
도 3은 도 2의 방법에 따라 형성한 반도체 장치의 퓨즈를 식각에 의해 오픈한 상태를 나타내는 단면도이다.
<도면의 주요부분에 대한 부호의 설명>
20 : 기판 22 : 퓨즈 라인
24 : 비피에스지막 26 : 산질화실리콘막
28 : 다층 절연막
본 발명은 반도체 장치의 퓨즈 형성 방법에 관한 것으로서, 보다 상세하게는 반도체 장치의 제조에서 불량 셀을 리페어할 때 컷팅시키는 퓨즈를 형성하는 방법 에 관한 것이다.
최근, 컴퓨터와 같은 정보 매체의 급속한 보급에 따라 반도체 장치도 비약적으로 발전하고 있다. 그 기능 면에 있어서, 반도체 장치는 고속으로 동작하는 동시에 대용량의 저장 능력을 가질 것이 요구된다. 이에 따라, 반도체 장치는 집적도, 신뢰도 및 응답 속도 등을 향상시키는 방향으로 제조 기술이 발전되고 있다.
반도체 장치는 주로 실리콘 재질의 기판 상에 설정된 회로 패턴을 반복적으로 형성하여 집적 회로를 갖는 셀(cell)들을 형성하는 패브리케이션(fabrication : FAB) 공정과, 상기 셀들이 형성된 기판을 칩(chip) 단위로 패키징(packaging)하는 어셈블리(assembly) 공정을 포함한다. 그리고, 상기 패브리케이션 공정과 어셈블리 공정 사이에는 상기 기판 상에 형성하는 셀들의 전기적 특성을 검사하기 위한 공정(electrical die sorting : EDS)을 수행한다.
상기 검사 공정은 기판 상에 형성한 셀들이 전기적으로 양호한 상태 또는 불량한 상태를 갖는 가를 판별하는 공정이다. 이는, 상기 검사 공정을 통하여 불량한 상태를 갖는 셀들을 상기 어셈블리 공정을 수행하기 이전에 제거함으로서, 상기 어셈블리 공정에서 소모되는 노력 및 비용을 절감하기 위함이다. 그리고, 상기 불량한 상태를 갖는 셀들을 조기에 발견하고, 이를 리페어를 통하여 재생하기 위함이다.
상기 검사 공정은, 구체적으로, 상기 셀들을 검사하여 불량 셀을 선별하고, 그 데이터를 발생시키는 프레-레이저 검사(pre-laser test), 상기 데이터에 근거하여 리페어가 가능한 셀들을 리페어하는 리페어 공정 및 상기 리페어한 셀들을 재검 사하는 포스트-레이저 검사(post-laser test)의 순서로 구성된다.
상기 검사 공정 중에서 상기 리페어 공정은 상기 불량 셀에 연결된 퓨즈를 레이저 빔을 사용하여 컷팅하고, 칩 내에 내장된 리던던시 셀(redundancy cell)과 대체시키는 공정이다.
상기 반도체 장치는 주로 게이트 폴리 실리콘막을 상기 퓨즈로 이용하고 있느나, 최근에는 단차 등의 문제로 인하여 게이트 폴리 실리콘막 상에 위치하는 폴리 실리콘막으로 대체하고 있다.
도 1을 참조하면, 기판(10) 상에 퓨즈로서 폴리 실리콘막(12)이 형성되어 있고, 그 상부에 약 26,000Å의 두께를 갖는 층간 산화막(14)이 형성되어 있다. 그리고, 상기 층간 절연막(14)을 식각하여 상기 폴리 실리콘막(12)을 오픈한 상태를 나타내고 있다.
그러나, 종래의 방법을 통하여 상기 폴리 실리콘막(12)을 오픈시킬 경우에는 깊은 식각 타겟으로 인하여 영역 A에서와 같이 마이크로-트렌치가 빈번하게 발생한다. 그리고, 마이크로 로딩 효과로 인하여 식각을 실시하여도 각각의 퓨즈 상에 남아 있는 층간 산화막(14)의 두께 차이가 발생한다.
이와 같이, 종래에는 퓨즈로 사용하는 폴리 실리콘막 상에 형성하는 층간 산화막의 식각에 따른 불량이 빈번하게 발생한다. 때문에, 반도체 장치의 제조에 따른 신뢰도가 저하되는 문제점이 있다.
본 발명의 목적은 퓨즈 상에 남기는 저연막의 두께를 균일하게 확보하기 위 한 방법을 제공하는데 있다.
상기 목적을 달성하기 본 발명의 퓨즈 형성 방법은,
기판 상에 퓨즈 라인용 폴리 실리콘막을 형성하는 단계;
상기 폴리 실리콘막 상에 제1절연막을 형성하는 단계;
상기 제1절연막 상에 상기 제1절연막과의 식각비가 8 내지 15 : 1을 갖는 제2절연막을 형성하는 단계; 및
상기 제2절연막 상에 CO와 CHF3를 식각 가스로 사용할 경우 식각이 이루어지는 다층 절연막을 형성하는 단계를 포함한다.
보다 구체적으로, 상기 제1절연막은 비피에스지(BPSG)막이고, 2,000 내지 3,500Å의 두께를 갖도록 형성하는 것이 바람직하다. 그리고, 상기 제2절연막은 산질화실리콘(SiON)막이고, 500 내지 1,200Å의 두께를 갖도록 형성하는 것이 바람직하다. 아울러, 상기 다층 절연막은 HSQ막, 스트론튬 산화막, 고밀도 플라즈마 산화막 및 질화막이 순차적으로 적층된다. 그리고, 상기 HSQ막은 3,500 내지 5,500Å의 두께를 갖고, 상기 스트론튬 산화막은 3,000 내지 4,500Å의 두께를 갖고, 상기 고밀도 플라즈마 산화막은 10,000 내지 14,000Å의 두께를 갖고, 상기 질화막은 2,000 내지 3,500의 두께를 갖도록 형성하는 것이 바람직하다.
또한, 상기 식각비가 8 내지 15 : 1인 식각은 C4F8와 CO를 식각 가스로 사용하고, O2와 Ar을 보조 가스로 추가로 사용하는 것이 바람직하다. 따라서, 상기 식각비를 갖도록 식각을 실시함으로서 과식각(over etch)이 이루어져도 산질화실리콘막에 대한 펀치 현상을 방지할 수 있다.
이와 같이, 본 발명은 상기 제1절연막, 제2절연막 및 다층 절연막을 퓨즈 라인 상에 형성함으로서 리페어시 제1절연막 상에 형성된 제2절연막과의 식각비를 이용하여 1차로 식각 저지가 이루어진다. 그리고, 제2절연막을 추가적으로 식각함으로서 균일한 두께의 제1절연막의 오픈이 가능하다. 때문에, 퓨즈 라인의 오픈을 위한 식각에 의한 마이크로-트렌치 또는 마이크로 로딩 효과로 인한 제1절연막의 두께 차이를 줄일 수 있다.
이하, 본 발명의 바람직한 실시예를 첨부한 도면에 따라서 더욱 상세히 설명하기로 한다.
도 2는 본 발명의 일 실시예에 따른 반도체 장치의 퓨즈 형성 방법을 설명하기 위한 단면도이다.
도 2를 참조하면, 하부 구조물을 갖는 기판(20) 상에 퓨즈 라인용 폴리 실리콘막(22)을 형성한다. 이어서, 상기 폴리 실리콘막(22) 상에 비피에스지(BPSG)막(24)을 형성한다. 이때, 상기 비피에스지막(24)은 약 3,000Å의 두께를 갖도록 형성한다. 그리고, 상기 비피에스지막(24)과의 식각비가 약 9 : 1 이상을 갖는 절연막을 형성한다. 이는, 퓨즈 라인을 오픈하기 위한 식각시 과식각을 실시하여도 펀치 현상이 발생하는 것을 방지하기 위함이다. 따라서, 상기 비피에스지막(24) 상에 형성하는 절연막으로서 산질화실리콘막(26)을 형성한다. 이때, 상기 산질화실리콘막(26)의 약 1,000Å의 두께를 갖도록 형성한다.
이어서, 상기 산질화실리콘막(26) 상에 다층 절연막(28)을 형성한다. 이때, 상기 다층 절연막(28)은 HSQ(hidrosilsesquioxane)막, 스트론튬 산화막, 고밀도 플라즈마 산화막 및 질화막이 순차적으로 적층되는 구조를 갖는다. 이때, 상기 HSQ막은 약 5,000Å의 두께를 갖도록 형성하고, 상기 스트론튬 산화막은 약 4,000Å의 두께를 갖도록 형성하고, 상기 고밀도 플라즈마 산화막은 약 13,000Å의 두께를 갖도록 형성하고, 상기 질화막은 약 3,000의 두께를 갖도록 형성한다.
이에 따라, 상기 퓨즈 라인용 폴리 실리콘막(22) 상에 비피에스지막(24), 산질화실리콘막(26) 및 다층 절연막(28)으로 이루어지는 구조물이 형성된다. 즉, 상기 퓨즈 라인 상에 상기 구조물을 형성함으로서 퓨즈를 얻을 수 있다.
따라서, 도 3에 도시된 바와 같이, 리페어 공정을 실시할 때에는 CHF3와 CO를 식각 가스로 사용하고, O2와 Ar을 보조 가스로 추가로 사용하고, 약 1,600Watt의 파워를 인가하고, 약 40mTorr의 압력 분위기에서 상기 다층 절연막(28)을 식각한다. 그러나, 상기 식각 조건으로 식각을 실시할 경우 상기 산질화실리콘막(26)이 오픈되는 시점에서 식각이 멈춘다. 이는, 상기 산질화실리콘막(26)이 식각 저지 기능을 하기 때문이다.
이어서, C4F8와 CO를 식각 가스로 사용하고, O2와 Ar을 보조 가스로 추가로 사용하고, 약 1,900Watt의 파워를 인가하고, 약 45mTorr의 압력 분위기에서 상기 산질화실리콘막(26)을 식각한다. 이때, 상기 식각 조건으로 진행함으로서 상기 비피에스지막(24)과의 식각비가 약 9 : 1 이상으로 조정된다. 때문에, 과식각을 진행하여도 상기 산질화실리콘막(26)에 대한 펀칭 현상이 거의 일어나지 않는다. 그리고, 상기 식각에서는 상기 산질화실리콘막(26)이 약 500Å 미만이 남도록 한다. 따라서, 후속되는 퓨즈 라인용 폴리 실리콘막(22)의 오픈에서는 남겨진 산질화실리콘막(26) 및 아래의 비피에스지막(24)을 식각한다. 이와 같이, 1차 및 2차 식각을 실시한 후, 상기 비피에스지막(24)을 식각함으로서 퓨즈 라인용 폴리 실리콘막(22)의 오픈이 이루어진다.
여기서, 상기 1차 및 2차 식각의 실시를 통하여 오픈하는 비피에스지막(22)의 경우에는 균일한 두께를 갖는다.
이와 같이, 본 발명에 의하면 마이크로 트렌치나 마이크로 로딩 효과에 의하여 퓨즈 라인 상에 남아 있는 절연막의 균일도를 개선할 수 있다. 따라서, 보다 용이한 퓨즈를 이용한 리페어가 가능하다. 때문에, 본 발명은 반도체 장치의 제조에 따른 신뢰도가 향상되는 효과가 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
Claims (5)
- 기판 상에 퓨즈 라인용 폴리 실리콘막을 형성하는 단계;상기 폴리 실리콘막 상에 제1절연막을 형성하는 단계;상기 제1절연막 상에 상기 제1절연막과의 식각비가 8 내지 15 : 1을 갖는 제2절연막을 형성하는 단계; 및상기 제2절연막 상에 CO와 CHF3를 식각 가스로 사용할 경우 식각이 이루어지며, HSQ막, 스트론튬 산화막, 고밀도 플라즈마 산화막 및 질화막이 순차적으로 적층된 구조를 갖는 다층 절연막을 형성하는 단계를 포함하는 반도체 장치의 퓨즈 형성 방법.
- 청구항 2은(는) 설정등록료 납부시 포기되었습니다.제1항에 있어서, 상기 제1절연막은 비피에스지(BPSG)막이고, 2,000 내지 3,500Å의 두께를 갖도록 형성하는 것을 특징으로 하는 반도체 장치의 퓨즈 형성 방법.
- 청구항 3은(는) 설정등록료 납부시 포기되었습니다.제1항에 있어서, 상기 제2절연막은 산질화실리콘(SiON)막이고, 500 내지 1,200Å의 두께를 갖도록 형성하는 것을 특징으로 하는 반도체 장치의 퓨즈 형성 방법.
- 청구항 4은(는) 설정등록료 납부시 포기되었습니다.제1항에 있어서, 상기 식각비가 8 내지 15 : 1인 식각은 C4F8와 CO를 식각 가스로 사용하고, O2와 Ar을 보조 가스로 추가로 사용하는 것을 특징으로 하는 반도체 장치의 퓨즈 형성 방법.
- 청구항 5은(는) 설정등록료 납부시 포기되었습니다.제1항에 있어서, 상기 다층 절연막의 상기 HSQ막은 3,500 내지 5,500Å의 두께를 갖고, 상기 스트론튬 산화막은 3,000 내지 4,500Å의 두께를 갖고, 상기 고밀도 플라즈마 산화막은 10,000 내지 14,000Å의 두께를 갖고, 상기 질화막이 2,000 내지 3,500Å의 두께를 갖도록 형성하는 것을 특징으로 하는 반도체 장치의 퓨즈 형성 방법.
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