KR20040072255A - 반도체소자의 제조방법 - Google Patents

반도체소자의 제조방법 Download PDF

Info

Publication number
KR20040072255A
KR20040072255A KR1020030008250A KR20030008250A KR20040072255A KR 20040072255 A KR20040072255 A KR 20040072255A KR 1020030008250 A KR1020030008250 A KR 1020030008250A KR 20030008250 A KR20030008250 A KR 20030008250A KR 20040072255 A KR20040072255 A KR 20040072255A
Authority
KR
South Korea
Prior art keywords
stop layer
interlayer insulating
insulating film
etch stop
fuse
Prior art date
Application number
KR1020030008250A
Other languages
English (en)
Inventor
김진배
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020030008250A priority Critical patent/KR20040072255A/ko
Publication of KR20040072255A publication Critical patent/KR20040072255A/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H01L21/32135—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/525—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
    • H01L23/5256—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections comprising fuses, i.e. connections having their state changed from conductive to non-conductive

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)

Abstract

본 발명은 퓨즈박스에 형성된 퓨즈를 블로우잉시켜 리패어를 실시하는 반도체소자의 제조방법은, 퓨즈박스 오픈을 위한 식각정지층인 다결정실리콘층의 노출되는 에지 부분을 제거하거나 산화시켜 식각정지층의 노출을 방지하고 퓨즈 블로우잉 공정을 진행하였으므로, 블로우잉 과정에서의 레시듀에 의한 퓨즈 단락을 방지하여 공정 수율 및 소자 동작의 신뢰성을 향상시킬 수 있다.

Description

반도체소자의 제조방법{Manufacturing method of semiconductor device}
본 발명은 반도체소자의 제조방법에 관한 것으로서, 특히 리페어 가능 소자를 레이저 리페어 시스템으로 퓨즈 부로우잉(fuse blowing)하여 리페어하는 공정에서 식각정지층인 다결정실리콘층과 퓨즈 레시듀가 단락되어 리페어 불량이 발생되는 것을 방지하여 공정 수율 및 소자 동작의 신뢰성을 향상시킬 수 있는 반도체소자의 제조방법에 관한 것이다.
일반적으로 반도체 소자는 제조공정을 완료한 후, 웨이퍼상에 존재하는 각각의 메모리소자들의 전기적 특성검사를 실시하여 양품과 불량품을 가려낸다. 여기서 불량품중 그 소자 내부의 메모리 영역내에 불량된 비트 단위의 셀이 어느 한도, 리페어 가능한 한도 이내로 존재하게 되면, 소자내에 이미 만들어 놓은 여분 셀로 대치 시킨 후, 양품여부를 재시험하게 된다.
종래 반도체 메모리 소자의 웨이퍼 시험방법은 VLSI 메모리 테스트 시스템(memory test system)내 여러가지 패턴기법을 이용하여 메모리 소자의 동작특성 및 메모리 영역내의 여러가지 결함를 시험하여 양품(good die), 리페어 가능한 소자(repairable die) 또는 불량품(fail die)으로 구분한 후, 리페어 알고리즘(repair algorithm)에 만족되는 리페어 가능 소자에 대해서 테스트 시스템내 페일 비트 서칭 유티리티(fail bit searching utility)를 이용하여 리페어되어야 할 어드레스를 주 켬퓨터의 데이타 파일에 저장한다.
그다음 리페어 가능 소자에 대해서 레이저 리페어 시스템(LASER REPAIR SYSTEM)을 사용하여 각각의 소자에 맞는 리페어 알고리즘(repair algorithm)에 의거 퓨즈 부로우잉함으로써 여분 셀로 대치한후, 상기 대치된 셀이 정상적으로 동작을 하는지의 여부를 이차적 전기 특성 검사로 판단한다.
도 1은 종래 기술에 따른 반도체소자의 단면도로서, 퓨즈박스 부분의 예이다.
먼저, 반도체기판(도시되지 않음)상에 소자분리산화막과 게이트전극 및 비트라인등의 하부 구조물들을 형성하고, 전표면에 제1층간절연막(10)을 형성한 후, 상기 층간절연막(10)상에 리페어를 위한 퓨즈(12)와, 제2층간절연막(14), 다결정실리콘층 재질의 식각정지층(16) 및 제3층간절연막(18)을 순차적으로 형성한다.
그다음 퓨즈박스로 예정되어있는 부분상의 제3층간절연막(18)을 제거하여 상기 식각정지층(16)을 노출시킨 후, 다시 제2층간절연막(14)을 소정두께 제거하여 퓨즈박스(20)를 형성한다.
그후, 테스트 공정에 의해 불량 검사를 실시하고, 필요한 부분의 퓨즈를 블로우잉시켜 단선시킨다. (도 1 참조).
상기와 같은 종래 기술에 따른 퓨즈 블로우잉 공정을 진행하는 반도체소자의 제조방법은 퓨즈가 다결정실리콘층이며, 그 상부의 층간절연막이 덮여 있는 상태에서 블로우잉 공정을 진행하면, 블로우잉 레시듀(22)가 상기 식각정지층과 퓨즈의 나머지 부분을 연결시켜 단락이 발생되어 리페어 불량이 발생되는 문제점이 있다.
본 발명은 상기와 같은 문제점을 해결하기 위한 것으로서, 본 발명의 목적은 다결정실리콘층을 식각정지층으로하여 퓨즈박스를 형성하는 공정에서 다결정실리콘층과 블로우잉 레시듀의 단락을 방지하여 공정 수율 및 소자 동작의 신뢰성을 향상시킬 수 있는 반도체소자의 제조방법을 제공함에 있다.
도 1은 종래 기술에 따른 반도체소자의 단면도.
도 2a 내지 도 2c는 본 발명에 따른 반도체소자의 제조공정도.
< 도면의 주요 부분에 대한 부호의 설명 >
10, 30 : 제1층간절연막 12, 32 : 퓨즈
14, 34 : 제2층간절연막 16, 36 : 식각정지층
18, 38 : 제3층간절연막 20, 40 : 퓨즈박스
22 : 블로우잉 레시듀
상기와 같은 목적을 달성하기 위한 본 발명에 따른 반도체소자의 콘택 제조방법의 특징은,
반도체기판 상에 제1층간절연막을 형성하는 공정과,
상기 제1층간절연막상에 퓨즈를 형성하는 공정과,
상기 구조의 전표면에 제2 층간절연막을 형성하는 공정과,
상기 제2층간절연막상에 식각정지층과 제3층간절연막을 형성하는 공정과,
상기 제3층간절연막에서 퓨즈박스로 예정되어있는 부분을 제거하여 식각정지층을 노출시키는 퓨즈박스를 형성하는 공정과,
상기 노출되어있는 식각정지층을 등방성식각방법으로 제거하여 제2층간절연막을 노출시키는 공정과,
상기 노출되어있는 제2층간절연막을 소정의 두께가 남도록 식각하여 퓨즈박스를 완성하되, 상기 식각정지층의 노출되어있는 에지 부분도 함께 식각되도록하는 공정을 구비함에 있다.
또한 본 발명의 다른 특징은, 상기 제2층간절연막의 남는 두께가 1000∼3000Å 이고, 상기 식각정지층이 다결정실리콘층이며, 상기 식각정지층의 식각은 CF4+O2혼합가스를 이용하되, 에지에서 50∼100Å 홈이 지도록하고, 상기 제2층간절연막을 노출시키는 식각정지층 식각공정후에 400∼600℃ 에서 식각정지층의 노출된 에지 부분을 50∼100Å 습식 산화시키는 공정을 구비하는 것을 특징으로 한다.
이하, 본 발명에 따른 반도체소자의 제조방법에 관하여 첨부도면을 참조하여 상세히 설명한다.
도 2a 내지 도 2c는 본 발명에 따른 반도체소자의 제조공정도이다.
먼저, 실리콘 웨이퍼 등의 반도체기판(도시되지 않음)상에 소정의 하부 구조물, 예를 들어 트랜치 소자분리산화막(도시되지 않음)과 게이트전극 및 비트라인등을 형성하고, 전면에 제1층간절연막(30)을 형성하고, 상기 제1층간절연막(30) 상에 퓨즈(32) 패턴을 형성한 후, 전면에 제2층간절연막(34)과 식각정지층(36) 및 제3층간절연막(38)을 순차적으로 형성한다. 여기서 상기 퓨즈(32)는 다결정실리콘층이나 게이트전극 형성물질 또는 다른 도전층 형성 공정에서 함께 형성되며, 상기 식각정지층(36)은 전하저장전극이나 플레이트전극용 다결정실리콘층 등으로 절연막과는 식각 선택비차가 큰 물질로 형성하며, 상기 제2 및 제3 층간절연막(34), (38)은 PSG나 BPSG 등으로 형성하거나 상기의 산화막상에 고밀도 플라즈마 산화막을 형성하거나, 고밀도 플라즈마 산화막과 과실리콘 산화막의 적층막으로 형성할 수도 있다.
또한 제3층간절연막(38)의 상부를 평탄화시키는 화학기계적 연마 공정을 진행할 수도 있다. (도 2a 참조).
그다음 상기 제3층간절연막(38)에서 퓨즈박스로 예정되어있는 감광막 패턴을 아용하는 사진식각 공정으로 선택저으로 제거하여 식각정지층(36)을 노출시킨 후, 다시 식각정지층(36)도 CF4+O2혼합가스로 등방성식각하여 제2층간절연막(34)을 노출시키는 퓨즈박스(40)를 형성한다. 이때 상기 식각정지층(36)의 노출된 에지 부분이 어느정도 식각되어 들어간다. (도 2b 참조).
그후, 상기 제2층간절연막(34)을 소정 두께 식각하여 상기 퓨즈(32)의 상부에 1000∼3000Å 정도 남도록한다. 여기서도 CF4+O2혼합가스로 이용하여 식각정지층(36)의 에지 부분이 식가되도록하여 에지에서 50∼100Å 정도 홈이 지도록한다.
이와 같이 식각정지층(36)의 에지 부분이 노출되어잇지 않으면 블루우잉 레시듀가 발생하여도 단락이 발생되는 것을 방지할 수 있다. (도 2c 참조).
본 발명의 다른 실시예로서 도시되어있지는 않으나, 상기 도 2b 까지의 공정을 진행한 후에 노출된 식각정지층의 에지 부분을 400∼600℃ 정도의 저온에서 50∼100Å 정도를 습식 산화시켜 식각정지층의 노출을 방지할 수도 있다.
이상에서 설명한 바와 같이 본 발명에 따른 반도체소자의 제조방법은, 퓨즈박스 오픈을 위한 식각정지층인 다결정실리콘층의 노출되는 에지 부분을 제거하거나 산화시켜 식각정지층의 노출을 방지하고 퓨즈 블로우잉 공정을 진행하였으므로, 블로우잉 과정에서의 레시듀에 의한 퓨즈 단락을 방지하여 공정 수율 및 소자 동작의 신뢰성을 향상시킬 수 있는 이점이 있다.

Claims (5)

  1. 반도체기판 상에 제1층간절연막을 형성하는 공정과,
    상기 제1층간절연막상에 퓨즈를 형성하는 공정과,
    상기 구조의 전표면에 제2 층간절연막을 형성하는 공정과,
    상기 제2층간절연막상에 식각정지층과 제3층간절연막을 형성하는 공정과,
    상기 제3층간절연막에서 퓨즈박스로 예정되어있는 부분을 제거하여 식각정지층을 노출시키는 퓨즈박스를 형성하는 공정과,
    상기 노출되어있는 식각정지층을 등방성식각방법으로 제거하여 제2층간절연막을 노출시키는 공정과,
    상기 노출되어있는 제2층간절연막을 소정의 두께가 남도록 식각하여 퓨즈박스를 완성하되, 상기 식각정지층의 노출되어있는 에지 부분도 함께 식각되도록하는 공정을 구비하는 반도체소자의 제조방법.
  2. 제 1 항에 있어서,
    상기 제2층간절연막의 남는 두께가 1000∼3000Å 인 것을 특징으로 하는 반도체소자의 제조방법.
  3. 제 1 항에 있어서,
    상기 식각정지층이 다결정실리콘층인 것을 특징으로 하는 반도체소자의 제조방법.
  4. 제 1 항에 있어서,
    상기 식각정지층의 식각은 CF4+O2혼합가스를 이용하되, 에지에서 50∼100Å 홈이 지도록하는 것을 특징으로 하는 반도체소자의 제조방법.
  5. 제 1 항에 있어서,
    상기 제2층간절연막을 노출시키는 식각정지층 식각공정후에 400∼600℃ 에서 식각정지층의 노출된 에지 부분을 50∼100Å 습식 산화시키는 공정을 구비하는 것을 특징으로 하는 반도체소자의 제조방법.
KR1020030008250A 2003-02-10 2003-02-10 반도체소자의 제조방법 KR20040072255A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020030008250A KR20040072255A (ko) 2003-02-10 2003-02-10 반도체소자의 제조방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020030008250A KR20040072255A (ko) 2003-02-10 2003-02-10 반도체소자의 제조방법

Publications (1)

Publication Number Publication Date
KR20040072255A true KR20040072255A (ko) 2004-08-18

Family

ID=37359836

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020030008250A KR20040072255A (ko) 2003-02-10 2003-02-10 반도체소자의 제조방법

Country Status (1)

Country Link
KR (1) KR20040072255A (ko)

Similar Documents

Publication Publication Date Title
US6740550B2 (en) Methods of manufacturing semiconductor devices having chamfered silicide layers therein
US6168977B1 (en) Method of manufacturing a semiconductor device having conductive patterns
KR20120103982A (ko) 퓨즈 패턴 및 그 제조 방법
KR20040072255A (ko) 반도체소자의 제조방법
KR100677768B1 (ko) 반도체소자의 리페어 식각 방법
KR100728963B1 (ko) 반도체 소자의 안티퓨즈 형성방법
KR20080088679A (ko) 반도체 소자의 제조방법
KR101052858B1 (ko) 반도체 장치의 퓨즈 형성 방법
JP2004055736A (ja) 電子デバイスの製造方法および電子デバイス
KR100557958B1 (ko) 반도체 장치의 퓨즈 박스 형성 방법
US6458709B2 (en) Method for fabricating a repair fuse box for a semiconductor device
KR20060114446A (ko) 반도체소자의 제조방법
KR100285757B1 (ko) 반도체장치및그제조방법
KR100798803B1 (ko) 반도체 소자의 퓨즈 및 그의 형성방법
KR100197132B1 (ko) 반도체 소자의 리페어 방법
KR100339609B1 (ko) 반도체 소자의 퓨즈 박스
KR100843903B1 (ko) 반도체 소자의 제조방법
KR20040108223A (ko) 퓨즈 컷팅홀 형성을 위한 2단계 식각 공정을 포함하는반도체 소자의 제조 방법
KR100934844B1 (ko) 반도체 소자 및 그 형성방법
KR100546210B1 (ko) 반도체 소자의 비트라인 콘택 형성방법
KR20000003594A (ko) 반도체소자의 퓨즈박스 제조방법
KR20020017589A (ko) 퓨즈 박스 및 그의 형성 방법
KR20070078216A (ko) 반도체 소자의 퓨즈 및 그의 형성방법
KR20080060344A (ko) 반도체 소자의 패턴 형성 방법
KR20020024919A (ko) 반도체소자의 퓨즈박스 제조 방법

Legal Events

Date Code Title Description
WITN Withdrawal due to no request for examination