KR100798803B1

KR100798803B1 - 반도체 소자의 퓨즈 및 그의 형성방법

Info

Publication number: KR100798803B1
Application number: KR20060064614A
Authority: KR
Inventors: 윤희용; 인성욱
Original assignee: 주식회사 하이닉스반도체
Priority date: 2006-07-10
Filing date: 2006-07-10
Publication date: 2008-01-29
Also published as: KR20080005803A

Abstract

본 발명은 고온/다습 조건의 신뢰성 테스트에서 퓨즈로 사용된 금속층이 산화 및 부피팽창을 통해 다른 퓨즈에 크랙을 유발하는 것을 방지하기 위한 반도체 소자의 퓨즈 형성방법을 제공하기 위한 것으로, 본 발명은 셀영역 상부에 금속층패턴과 폴리실리콘층의 적층으로 된 캐패시터의 상부전극을 형성하고 퓨즈영역 상부에는 폴리실리콘층으로 된 퓨즈를 형성하는 단계, 상기 퓨즈 및 상부전극을 포함한 전면에 층간절연막을 형성하는 단계, 리페어식각을 진행하는 단계를 포함하며, 상기한 본 발명은 폴리실리콘층의 단층구조로 퓨즈를 형성함으로써 레이져 리페어시 측벽이 노출되더라도 후속 고온/다습의 신뢰성 테스트에서 발생하는 금속층의 산화 및 부피팽창으로 인해 발생하는 크랙문제를 근본적으로 해결하여 소자의 신뢰성을 확보할 수 있는 효과가 있다.

폴리실리콘, 크랙, 상부전극, 리페어퓨즈

Description

반도체 소자의 퓨즈 및 그의 형성방법{FUSE IN SEMICONDUCTOR DEVICE AND METHOD FOR FORMING THE SAME}

도 1a 및 도 1b는 종래 기술에 따른 반도체 소자의 퓨즈 형성방법을 설명하기 위한 공정 단면도,

도 2는 본 발명의 바람직한 실시예에 따른 반도체 소자의 퓨즈를 설명하기 위한 단면도,

도 3a 내지 도 3g는 본 발명의 바람직한 실시예에 따른 반도체 소자의 퓨즈 형성방법을 설명하기 위한 공정 단면도.

* 도면의 주요 부분에 대한 부호의 설명

31 : 반도체 기판 32 : 제1절연층

33 : 하부전극 34 : 유전막

35 : 금속층 36 : 제1감광막패턴

37A,37B : 폴리실리콘층 38 : 제2감광막패턴

39 : 제2절연층

본 발명은 반도체 제조 기술에 관한 것으로, 특히 반도체 소자의 퓨즈 형성방법에 관한 것이다.

메모리 반도체의 리프레시(Refresh)특성을 향상시키기 위한 방법으로, 데이타(Data) 저장을 위한 셀 캐패시터(Cell Capacitor)의 유전체로 금속(Metal)계열을 사용하고 있으며, 캐패시터의 누설전류(Leakage)특성을 확보하기 위해 상/하부전극 또한 금속계열을 사용하고 있다. 즉, 하부전극/유전체/상부전극으로 Metal/Insulator/Metal을 사용하는 MIM구조를 형성한다.

도 1a 및 도 1b는 종래 기술에 따른 반도체 소자의 퓨즈 형성방법을 설명하기 위한 공정 단면도이다.

도 1a에 도시된 바와 같이, 소정공정이 완료된 하부층(11) 상에 제1절연층(12)이 형성되고, 셀영역에 하부전극(13), 유전막(14)과 상부전극(16A)이 적층된 캐패시터가 형성된다. 여기서, 상부전극(16A)은 금속층과 보호막의 적층구조로 형성되는데 금속층은 티타늄질화막(TiN, 15A)과 보호막은 폴리실리콘층(15B)이다. 그리고, 퓨즈영역에서는 상부전극(16A)과 동일한 물질 즉, 티타늄질화막(15A)과 폴리실리콘층(15B)의 적층구조로 퓨즈(16B)가 형성된다.

그리고, 캐패시터 상에 제2절연층(17)이 형성되고, 퓨즈영역의 퓨즈(16B) 상부에서 제2절연층(17)이 일정두께 잔류할때까지 리페어식각을 실시하여 퓨즈영역이 형성된다.

도 1b에 도시된 바와 같이, 퓨즈영역에 레이져 리페어(Laser Repair)를 실시한다.

위와 같이, 종래 기술은 셀영역의 상부전극(16A)과 동일한 물질로 퓨즈영역에서 퓨즈(16B)를 형성하고 제조한 메모리 반도체 소자의 수율을 확인과 불량 셀을 구제하기 위한 레이져 리페어를 진행한다.

그러나, 종래 기술은 레이져 리페어시 측벽이 노출된 퓨즈(Fuse)의 티타늄질화막(15A)이 고온/다습 조건의 신뢰성 테스트(Test)에서 산화 및 부피 팽창을 통해 층간절연막(Inter-Metal-Dielectric;IMD) 및 레이져 리페어가 진행되지 않은 다른 퓨즈에 크랙(Crack)을 유발하여 반도체 소자의 동작 실패(Fail)를 유발하는 문제점이 있다.

본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 제안된 것으로, 고온/다습 조건의 신뢰성 테스트에서 퓨즈로 사용된 금속층이 산화 및 부피팽창을 통해 다른 퓨즈에 크랙을 유발하는 것을 방지하기 위한 반도체 소자의 퓨즈 형성방법을 제공하는데 그 목적이 있다.

본 발명에 의한 반도체 소자의 퓨즈 형성방법은 셀영역 상부에 금속층패턴과 폴리실리콘층의 적층으로 된 캐패시터의 상부전극을 형성하고 퓨즈영역 상부에는 폴리실리콘층으로 된 퓨즈를 형성하는 단계, 상기 퓨즈 및 상부전극을 포함한 전면에 층간절연막을 형성하는 단계, 리페어식각을 진행하는 단계를 포함하는 것을 특징으로 한다.

이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.

도 2는 본 발명의 바람직한 실시예에 따른 반도체 소자의 퓨즈를 설명하기 위한 단면도이다.

도 2에 도시된 바와 같이, 셀영역과 퓨즈영역이 정의되고 소정공정이 완료된 하부층(31) 상에 절연층(32)이 형성되고, 셀영역의 절연층(32)을 선택적으로 부분식각하여 하부전극(33), 유전막(34)과 상부전극(201)이 순차로 적층된 캐패시터가 형성된다. 특히, 동일한 평면 상에서 셀영역의 상부전극(201)은 티타늄질화막(35A)과 폴리실리콘층(37A)의 적층구조로, 퓨즈영역의 퓨즈는 폴리실리콘층(37B)의 단층구조로 형성된다.

위와 같이, 퓨즈영역의 퓨즈로 폴리실리콘층(37B)의 단층구조만을 사용함으로써 후속 레이져 리페어시 오픈되어 측벽이 노출된 티타늄질화막(35A)이 후속 고온/다습의 신뢰성 테스트에서 산화 또는 부피팽창되어 크랙(Crack)이 발생하는 문제를 방지할 수 있다.

도 3a 내지 도 3g는 본 발명의 바람직한 실시예에 따른 반도체 소자의 퓨즈 형성방법을 설명하기 위한 공정 단면도이다. 설명이 편의를 위해 도 2와 동일한 도면부호를 사용하기로 한다.

도 3a에 도시된 바와 같이, 셀영역과 퓨즈영역이 정의되고 소정공정이 완료된 하부층(31) 상에 제1절연층(32)을 형성한다. 여기서, 제1절연층(32)은 하부층(31)과의 층간절연막 역할 및 각 캐패시터간의 절연막 역할을 하기 위한 것으로, 산화막으로 형성한다. 또한, 하부층(31)은 소자분리막과 웰(well)을 포함하는 반도체 기판 상에, 소정공정이 완료된 게이트패턴 및 비트라인을 포함한다.

이어서, 셀영역에 콘케이브(Concave) 구조의 캐패시터를 형성한다.

즉, 셀영역의 절연층(32)을 국부적으로 식각하여 스토리지노드홀을 형성하고, 스토리지노드홀 상에 캐패시터를 형성한다. 여기서, 캐패시터는 하부전극(33), 유전막(34)과 상부전극의 티타늄질화막(TiN, 35)이 적층된 구조로 형성된다. 종래에는 상부전극의 티타늄질화막(35)을 캐패시터의 상부전극(35)과 퓨즈로 동시에 사용하였지만, 이 경우 후속 레이져 리페어시 오픈되어 측벽이 노출된 티타늄질화막(35)이 후속 고온/다습 조건의 신뢰성 테스트에서 산화 및 부피팽창을 통해 다른 퓨즈에 크랙을 유발하는 문제점이 발생하였다.

따라서, 퓨즈영역에서 상부전극의 티타늄질화막(35)을 제거할 필요성이 있다.

이를 위해, 도 3b에 도시된 바와 같이, 상부전극의 티타늄질화막(35) 상에 퓨즈영역에서 상부전극의 티타늄질화막(35)을 오픈시키는 제1감광막패턴(36)을 형 성한다. 여기서, 제1감광막패턴(36)은 상부전극의 티타늄질화막(35) 상에 파지티브 감광막을 코팅하고 노광 및 현상으로 퓨즈영역에서 상부전극의 티타늄질화막(35)을 오픈시키도록 패터닝하여 형성한다.

이어서, 퓨즈영역을 오픈시키는 레티클을 사용하고 제1감광막패턴(36)을 식각마스크로 상부전극의 티타늄질화막(35)을 식각한다. 따라서, 상부전극의 티타늄질화막(35A)은 셀영역에만 잔류한다. 또한, 티타늄질화막(35)과 동시에 셀영역과 퓨즈영역에 형성되었던 유전막(34A)도 퓨즈영역이 식각되어 셀영역에만 잔류한다.

도 3c에 도시된 바와 같이, 제1감광막패턴(36)을 제거한다. 여기서, 제1감광막패턴(36)은 산소스트립공정으로 제거한다.

이어서, 도 3b의 식각공정으로 오픈된 퓨즈영역의 제1절연층(32)을 포함하는 전면에 폴리실리콘층(37)을 형성한다. 여기서, 폴리실리콘층(37)은 상부전극의 티타늄질화막(35A)을 후속공정으로부터 보호하기 위한 보호막역할과 후속 레이져 리페어시 퓨즈역할을 하기 위한 것이다.

따라서, 동일한 평면 상에 셀영역은 티타늄질화막(35A)과 폴리실리콘층(37)의 적층구조가 되고, 퓨즈영역은 상기 도 3b에서 금속층이 식각되었기 때문에 폴리실리콘층(37)의 단층구조가 된다.

즉, 종래와 같이 동일한 금속층과 폴리실리콘층이 적층구조로 상부전극과 퓨즈를 사용하지 않고 폴리실리콘층(37)을 형성하기 전에 퓨즈영역의 금속층은 미리 제거함으로써, 셀영역에는 티타늄질화막(35A)과 폴리실리콘층(37)의 적층구조를 퓨즈영역에는 폴리실리콘층(37)의 단층구조가 형성된다.

도 3d에 도시된 바와 같이, 폴리실리콘층(37) 상에 제2감광막패턴(38)을 형성한다. 여기서, 제2감광막패턴(38)은 폴리실리콘층(37) 상에 감광막을 코팅하고, 노광 및 현상으로 셀영역과 퓨즈영역을 정의하도록 패터닝하여 형성한다.

이어서, 제2감광막패턴(38)을 식각마스크로 폴리실리콘층(37) 및 상부전극의 티타늄질화막(35A) 일부를 식각한다.

도 3e에 도시된 바와 같이, 제2감광막패턴(38)을 제거한다. 여기서, 제2감광막패턴(38)은 산소스트립공정으로 제거한다.

따라서, 셀영역은 상부전극(201)은 티타늄질화막(35A)과 폴리실리콘층(37A)의 적층구조로 형성되고, 퓨즈영역의 퓨즈는 폴리실리콘층(37B) 단층구조로 형성된다. 이로 인해, 후속 레이져 리페어시 폴리실리콘층(37B) 오픈되어 측벽이 노출되더라도, 후속 고온/다습의 신뢰성 테스트로 인해 티타늄질화막의 산화 및 부피팽창으로 발생하는 크랙(Crack)문제를 근본적으로 해결할 수 있다.

이하, 퓨즈영역의 폴리실리콘층(37B)을 '퓨즈(37B)'라고 한다.

도 3f에 도시된 바와 같이, 퓨즈(37B)를 포함하는 전면에 제2절연층(39)을 형성한다. 여기서, 제2절연층(39)은 캐패시터와 후속 메탈콘택과의 층간절연 역할을 하기 위한 것으로, 제1절연층(32)과 동일한 물질로 형성하되 산화막으로 형성한다.

이어서, 퓨즈영역의 제2절연층(39)을 리페어식각한다. 여기서, 리페어식각은 제2절연층(39)이 퓨즈(37B)의 상부에 일정높이 즉, 후속 레이져 리페어시 필요한 절연층의 두께(예컨대, 2000Å∼3000Å)만큼 잔류하도록 실시한다.

도 3g에 도시된 바와 같이, 레이져 리페어(Laser Repair)를 실시한다. 레이져 리페어를 실시하여 퓨즈(37B) 상부의 제2절연층(39)과 퓨즈(37B)가 오픈되어 측벽이 노출되지만, 도 3b에서 퓨즈영역의 티타늄질화막을 미리 제거하고 폴리실리콘층의 단층으로 퓨즈(37B)를 형성함으로써 후속 고온/다습의 신뢰성 테스트가 실시되더라도 티타늄질화막의 산화 및 부피팽창을 방지할 수 있다.

상기한 본 발명은 동일한 티타늄질화막과 폴리실리콘의 적층구조로 셀영역의 상부전극과 퓨즈를 형성하지 않고, 퓨즈영역의 티타늄질화막을 미리 제거한 후, 폴리실리콘층의 단층구조로 퓨즈(37B)를 형성함으로써, 레이져 리페어시 퓨즈(37B)가 오픈되어 측벽이 노출되더라도 후속 고온/다습의 신뢰성 테스트에서 티타늄질화막의 산화 및 부피팽창으로 인해 발생하는 크랙문제를 근본적으로 해결할 수 있는 장점이 있다.

또한, 본 발명의 바람직한 실시예에서는 티타늄질화막을 예로 설명하였지만, 티타늄질화막 외에 티타늄(Ti)을 형성할 수 있다.

또한, 퓨즈영역의 티타늄질화막을 식각하기 위해 퓨즈영역을 오픈시키는 레티클과 파지티브 감광막을 사용하였지만, 셀영역을 오픈시키는 레티클과 네가티브 감광막을 사용할 수 있다.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.

상기한 본 발명은 폴리실리콘층의 단층구조로 퓨즈를 형성함으로써 레이져 리페어시 측벽이 노출되더라도 후속 고온/다습의 신뢰성 테스트에서 발생하는 금속층의 산화 및 부피팽창으로 인해 발생하는 크랙문제를 근본적으로 해결하여 소자의 신뢰성을 확보할 수 있는 효과가 있다.

Claims

셀영역 상부에 금속층패턴과 폴리실리콘층의 적층으로 된 캐패시터의 상부전극을 형성하고 퓨즈영역 상부에는 폴리실리콘층으로 된 퓨즈를 형성하는 단계;

상기 퓨즈 및 상부전극을 포함한 전면에 층간절연막을 형성하는 단계; 및

상기 층간절연막이 상기 퓨즈 상부로부터 일정두께가 잔류하도록 리페어식각을 진행하는 단계

를 포함하는 반도체 소자의 제조방법.
제1항에 있어서,

상기 상부전극과 퓨즈를 형성하는 단계는,

셀영역 상부에만 금속층패턴을 형성하는 단계;

상기 금속층패턴을 포함하는 전면에 폴리실리콘층을 형성하는 단계; 및

상기 폴리실리콘층 및 금속층패턴의 일부를 식각하여 셀영역 상부에 금속층패턴과 폴리실리콘층의 적층으로 된 캐패시터의 상부전극을 형성하고 퓨즈영역 상부에는 폴리실리콘층으로 된 퓨즈를 형성하는 단계

를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
제2항에 있어서,

상기 금속층패턴을 형성하는 단계는,

셀영역 및 퓨즈영역 상부에 금속층을 형성하는 단계;

상기 금속층 상에 퓨즈영역의 금속층을 오픈시키는 감광막패턴을 형성하는 단계; 및

상기 감광막패턴을 식각마스크로 상기 금속층을 식각하여 셀영역 상부에만 금속층패턴을 형성하는 단계

를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
제3항에 있어서,

상기 감광막패턴은 퓨즈영역을 오픈시키는 레티클과 파지티브 감광막을 이용하여 형성하는 반도체 소자의 제조방법.
제3항에 있어서,

상기 감광막패턴은 셀영역을 오픈시키는 레티클과 네가티브 감광막을 이용하여 형성하는 반도체 소자의 제조방법.
제1항 내지 제5항 중 어느 한 항에 있어서,

상기 금속층은 티타늄질화막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
제1항 내지 제5항 중 어느 한 항에 있어서,

상기 금속층은 티타늄막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
제1항 내지 제5항 중 어느 한 항에 있어서,

상기 상부전극과 퓨즈는 동일 평면상에 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
제1항에 있어서,

상기 리페어식각은,

상기 층간절연막을 상기 퓨즈 상부로부터 2000Å∼3000Å의 두께로 잔류하도록 실시하는 것을 특징으로 하는 반도체 소자의 제조방법.