KR20080002515A - 리페어식각과 패드식각을 동시에 진행하는 반도체 소자의제조방법 - Google Patents

리페어식각과 패드식각을 동시에 진행하는 반도체 소자의제조방법 Download PDF

Info

Publication number
KR20080002515A
KR20080002515A KR1020060061388A KR20060061388A KR20080002515A KR 20080002515 A KR20080002515 A KR 20080002515A KR 1020060061388 A KR1020060061388 A KR 1020060061388A KR 20060061388 A KR20060061388 A KR 20060061388A KR 20080002515 A KR20080002515 A KR 20080002515A
Authority
KR
South Korea
Prior art keywords
pad
etching
layer
metal
fuse
Prior art date
Application number
KR1020060061388A
Other languages
English (en)
Inventor
박상훈
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020060061388A priority Critical patent/KR20080002515A/ko
Publication of KR20080002515A publication Critical patent/KR20080002515A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/525—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
    • H01L23/5256—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections comprising fuses, i.e. connections having their state changed from conductive to non-conductive
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/03—Manufacturing methods

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)

Abstract

본 발명은패드영역에 배리어막이 완전히 식각되지 않아서 금속막을 오픈시키지 못하여 와이어본딩이 어렵고, 배리어막을 완전히 식각하기 위해 절연층의 두께를 증가시킬 경우 잔류절연층두께를 균일하게 유지시키기가 어렵고, 동시에 비아저항이 증가하는 것을 방지하기 위한 리페어식각과 패드식각을 동시에 진행하는 반도체 소자의 제조방법을 제공하기 위한 것으로, 본 발명은 리페어식각과 패드식각을 동시에 진행하는 반도체 소자의 제조방법은 패드영역과 퓨즈영역이 정의된 반도체 기판의 퓨즈영역 상부에 퓨즈용 금속배선을 형성하는 단계, 상기 퓨즈용 금속배선을 포함하는 전면에 절연층을 형성하는 단계, 상기 패드영역의 절연층 상에 금속막과 배리어막이 적층된 패드용 금속배선을 형성하는 단계, 상기 패드용 금속배선의 배리어막을 일부식각하여 상기 금속막의 일부표면을 오픈시키는 단계, 상기 일부표면이 오픈된 금속막을 포함하는 전면에 보호층을 형성하는 단계, 리페어식각과 패드식각을 동시에 진행하여 상기 퓨즈용 금속배선 상부에 일정두께의 상기 절연층을 잔류시킴과 동시에 상기 패드용 금속배선의 금속막을 오픈시키는 단계를 포함하고, 상기한 본 발명은 리페어식각전에 배리어막의 패드오픈영역을 미리 식각하여 후속 리페어식각과 패드영역을 동시에 진행할때 절연층의 높이를 증가시키지 않으면서 배리어막을 식각하기 위한 과도식각 부족의 공정마진을 확보하고, 비아저항이 증가되는 것을 방지하여 소자특성 향상에 효과가 있다.
퓨즈박스, 패드영역, 리페어식각

Description

리페어식각과 패드식각을 동시에 진행하는 반도체 소자의 제조방법{METHOD FOR FABRICATING SEMICONDUCTOR DEVICE PERFORMING REPAIR ETCHING AND PAD ETCHING SIMULTANEOUSLY}
도 1a 내지 도 1c는 종래 기술에 따른 리페어식각과 패드식각을 동시에 진행하는 반도체 소자의 제조방법을 설명하기 위한 공정 단면도,
도 2a 내지 도 2e는 본 발명의 바람직한 실시예에 따른 리페어식각과 패드식각을 동시에 진행하는 반도체 소자의 제조방법을 설명하기 위한 공정 단면도.
* 도면의 주요 부분에 대한 부호의 설명
31 : 반도체 기판 32 : 제1금속배선
33 : 절연층 34 : 비아콘택
35 : 알루미늄막 36 : 티타늄질화막
37 : 제1감광막패턴 38 : 보호층
39 : 제2감광막패턴 40 : 패드영역
41 : 퓨즈박스
본 발명은 반도체 제조 기술에 관한 것으로, 특히 리페어식각과 패드식각을 동시에 진행하는 반도체 소자의 제조방법에 관한 것이다.
반도체 소자의 결함(Fail)이 발생한 경우에 결함이 발생한 부분을 리페어(Repair)하기 위하여 퓨즈(Fuse)를 사용하고 있는데, 퓨즈는 추가적인 공정으로 따로 형성하는 것이 아니고 비트라인(Bit line), 워드라인(Word line) 또는 캐패시터의 플레이트 라인(Plate line)을 이루는 도전층을 이용하여 형성한다. 통상적으로, 리페어 퓨즈 박스 영역 상부의 절연막의 일부를 반도체 소자의 패드(Pad) 식각과 함께 식각하고 있기 때문에 리페어/패드 식각(Repair/Pad etch)이라 한다.
최근에는 소자가 고집적화됨에 따라 플레이트 라인 상부에 있는 금속배선을 퓨즈로 사용하는 추세이다.
도 1a 내지 도 1c는 종래 기술에 따른 반도체 소자의 리페어 식각방법을 설명하기 위한 공정 단면도이다.
도 1a에 도시된 바와 같이, 패드영역과 퓨즈영역이 정의된 반도체 기판(11)의 상부에 제1금속배선(12A, 12B)을 형성한다. 여기서, 퓨즈영역의 제1금속배선(12B)은 퓨즈용 금속배선으로 사용한다. 이어서, 제1금속배선(12A, 12B)을 포함하는 전면에 절연층(Inter Metal Dielectric;IMD, 13)을 형성한다. 이어서, 절연층(13)을 관통하여 제1금속배선(12A)과 연결되는 비아콘택(14)을 형성하고, 비아콘 택(14)과 연결되고 금속막(15)과 배리어막(16)이 순차로 적층된 구조로 제2금속배선(100)을 형성한다.
이어서, 제2금속배선(M2)을 포함하는 전면에 보호층(Passivation, 17)을 형성하고, 리페어식각(Repair Etch)과 패드식각(Pad Etch)을 동시에 진행하여 패드영역(18)과 퓨즈영역(19)을 오픈시킨다. 여기서, 패드영역(18) 및 퓨즈영역(19)은 와이어본딩(Wire bonding)의 효율을 증대시키기 위해 제2금속배선(M2)의 배리어막(16)을 제거하여 금속막(15)의 표면을 오픈시키는 패드영역(18)과 패드영역의 제1금속배선(12B)의 상부에 일정두께(H1)의 절연층(13)을 잔류시키는 퓨즈영역(19)으로 형성된다.
위와 같이, 종래 기술은 퓨즈라인으로 퓨즈영역의 제1금속배선(12B)을 이용한 메탈퓨즈를 사용하고, 리페어식각시 퓨즈영역의 제1금속배선(12B)의 상부에 절연층(13)을 일정 두께(Thickness, H1)로 유지시키는 타겟으로 진행된다.
그러나, 종래 기술은 퓨즈영역의 제1금속배선(12B)과 제2금속배선(M2)간의 단차(Ｔ1)가 크지 않고, 또한 퓨즈영역의 제1금속배선(12B) 상부에 절연층(13)을 일정 두께(Thickness, H1)로 유지시키는 타겟으로 진행되는 공정 특성상 공정시간이 결정되어 있다. 이로인해, 리페어식각시 패드영역(18)에 과도식각(Over etch)이 충분히 들어가지 못해서 패드영역(18)에 제2금속배선의 배리어막(16)이 완전히 제거되지 않고 잔류(100)하여 금속막(15)의 표면이 오픈되지 못한다(도 1b 참고). 이는 후속 패키지(Package) 진행시 패드영역(18)의 금속막(15)의 와이어본딩(Wire Bonding)이 원활하지 않은 문제점이 있다.
또한, 배리어막(16)에 충분한 과도식각을 위해 절연층(13)의 두께를 높여 퓨즈영역의 제1금속배선(12B)과 제2금속배선(M2)간의 단차(Ｔ2, Ｔ2＞Ｔ1)를 증가시켜 줄 경우, 패드영역(19)에 가해지는 과도식각 시간을 증가시킬 수 있다. 그러나, 이는 리페어 식각자체의 타겟증가로 인해 퓨즈라인(12B) 상부 잔류절연층두께(Remain Oxide Thickness, 200)를 균일하게 유지하기가 어렵고 즉, 퓨즈용 제1금속배선(12B) 상부에서 절연층(13)이 H1의 높이만큼 잔류해야 하는데 퓨즈용 제1금속배선(12B) 상부로 절연층(13)이 너무 많이 잔류하거나 너무 작게 잔류하는(200) 문제가 있다. 동시에 비아콘택(14)의 높이가 증가(Ｔ1에서 Ｔ2로 증가된 만큼)되어 비아(via)저항 즉, 콘택플러그의 저항이 상승되어 소자의 특성을 열화시키는 문제점이 있다.
본 발명은 상기한 종래 기술의 문제점을 해결하기 위한 것으로, 패드영역에 배리어막이 완전히 식각되지 않아서 금속막을 오픈시키지 못하여 와이어본딩이 어렵고, 배리어막을 완전히 식각하기 위해 절연층의 두께를 증가시킬 경우 잔류절연층두께를 균일하게 유지시키기가 어렵고, 동시에 비아저항이 증가하는 것을 방지하기 위한 리페어식각과 패드식각을 동시에 진행하는 반도체 소자의 제조방법을 제공하는데 그 목적이 있다.
본 발명에 의한 리페어식각과 패드식각을 동시에 진행하는 반도체 소자의 제조방법은 패드영역과 퓨즈영역이 정의된 반도체 기판의 퓨즈영역 상부에 퓨즈용 금속배선을 형성하는 단계, 상기 퓨즈용 금속배선을 포함하는 전면에 절연층을 형성하는 단계, 상기 패드영역의 절연층 상에 금속막과 배리어막이 적층된 패드용 금속배선을 형성하는 단계, 상기 패드용 금속배선의 배리어막을 일부식각하여 상기 금속막의 일부표면을 오픈시키는 단계, 상기 일부표면이 오픈된 금속막을 포함하는 전면에 보호층을 형성하는 단계, 리페어식각과 패드식각을 동시에 진행하여 상기 퓨즈용 금속배선 상부에 일정두께의 상기 절연층을 잔류시킴과 동시에 상기 패드용 금속배선의 금속막을 오픈시키는 단계를 포함하는 것을 특징으로 한다.
종래에는 제2금속배선의 배리어막을 리페어식각시에 식각하였지만, 본 발명에서는 리페어식각전에 미리식각한다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 2a 내지 도 2e는 본 발명의 바람직한 실시예에 따른 리페어식각과 패드식각을 동시에 진행하는 반도체 소자의 제조방법을 설명하기 위한 공정 단면도이다.
도 2a에 도시된 바와 같이, 패드영역과 퓨즈영역이 정의된 반도체 기판(31) 상부에 제1금속배선(32A, 32B)을 형성한다. 여기서, 반도체 기판(31)은 소자분리막과 웰(well)을 포함하고, DRAM소자를 구현하기 위한 게이트라인, 비트라인 및 캐패시터의 소정 구조가 형성된 것이다. 또한, 제1금속배선(32A, 32B)에서 퓨즈영역의 제1금속배선(32B)은 퓨즈역할을 하는 퓨즈용 금속배선이므로, 이하 '퓨즈용 금속배선(32B)'라고 한다. 그리고, 제1금속배선(32A)과 퓨즈용 금속배선(32B)은 예컨대 알루미늄막(Al)으로 형성한다.
이어서, 제1금속배선과 퓨즈용 금속배선(32A, 32B)을 포함하는 전면에 절연층(Inter Metal Dielectric;IMD, 33)을 형성한다. 여기서, 절연층(33)은 제1금속배선(32A) 및 퓨즈용 금속배선(32B)과 후속 제2금속배선의 층간절연을 위한 것으로, 예컨대 산화막으로 형성한다.
이어서, 절연층(33)을 관통하여 패드영역의 제1금속배선(32A)과 연결되는 비아콘택(34)을 형성하고, 절연층(33) 상에 비아콘택(34)과 연결되는 제2금속배선(M2)을 형성한다. 여기서, 제2금속배선(M2)은 와이어본딩이 이루어지는 패드용 금속배선이므로, 이하 '패드용 금속배선(M2)'이라고 한다.
또한, 패드용 금속배선(M2)은 금속막(35)과 배리어막(36)이 순차로 적층된 구조로 형성되는데, 이때 금속막(35)은 예컨대 알루미늄(Al)으로 형성하고, 배리어막(36)은 티타늄질화막(TiN)으로 형성한다. 특히, 티타늄질화막(TiN)은 절연성이 있어서 금속막(35)과 후속 보호층간의 배리어역할과 제2금속배선(M2)형성을 위한 패터닝시에 금속막(35)을 식각하기 위한 하드마스크역할을 하고, 통상 수분을 많이 함유한 보호층의 수분으로인해 금속막(35)이 산화(부식)되는 것을 방지할 수 있다.
도 2b에 도시된 바와 같이, 제2금속배선(M2)을 포함한 전면에 제1감광막패턴(37)을 형성한다. 여기서, 제1감광막패턴(37)은 후속 와이어본딩이 이루어질부분 즉, 패드오픈영역을 정의하기 위해 형성하는 것으로, 제2금속배선(M2)을 포함한 전면에 감광막을 도포하고, 노광 및 현상으로 패드오픈영역을 정의한다.
도 2c에 도시된 바와 같이, 제1감광막패턴(37)을 식각마스크로 배리어막(36)을 식각하여 후속 와이어본딩이 이루어질부분 즉, 패드오픈영역(Ｗ)의 금속막(35) 표면을 오픈시킨다. 여기서, 배리어막(36)으로 사용된 티타늄질화막(TiN)은 Cl2 / BCl3 의 혼합가스로 식각한다.
후속 와이어본딩이 제2금속배선(M2)의 하부층인 금속막(35)과 이루어지기 때문에 배리어막(36)을 미리제거하여 와이어본딩의 효율을 증대시킬수 있다. 이를 위해, 본 발명은 리페어식각 전에 배리어막(36)의 패드오픈영역(Ｗ)을 미리 식각하여 금속막(35)의 표면을 오픈시킨다. 이로 인해, 후속 리페어식각와 패드식각을 동시에 진행할때 배리어막(36)을 식각하기 위한 과도식각 부족에 대한 공정마진(Margin)을 증가시킬 수 있다.
도 2d에 도시된 바와 같이, 제1감광막패턴(37)을 제거한다. 여기서, 제1감광막패턴(37)은 산소플라즈마로 제거할 수 있다.
이어서, 제2금속배선(M2)을 포함하는 전면에 보호층(Passivation, 38)을 형성한다. 여기서, 보호층(38)은 예컨대 산화막과 질화막이 순차로 적층된 구조로 형성할 수 있다.
이어서, 보호층(38) 상에 패드영역과 퓨즈영역을 동시에 오픈시키는 제2감광막패턴(39)을 형성한다. 여기서, 제2감광막패턴(39)은 보호층(38) 상에 감광막을 도포하고 노광 및 현상으로 패드영역과 퓨즈영역이 동시에 오픈되도록 패터닝하여 형성한다.
도 2e에 도시된 바와 같이, 제2감광막패턴(39)을 식각마스크로 보호층(38) 및 절연층(33)에 리페어식각과 패드식각을 동시에 진행하여 패드영역(40)과 퓨즈영역(41)을 형성한다.
여기서, 패드식각에 의해 오픈되는 패드영역(40)은 패드오픈영역의 금속막(35) 표면이 오픈되도록 형성하고, 리페어식각에 의해 오픈되는 퓨즈영역(41)은 퓨즈용 금속배선(32B) 상부로부터 절연층(33)이 일부두께(H2) 즉, 후속 레이져블로잉(Laser Blowing)을 위해 필요한 두께(2000Å∼3000Å)만큼 잔류하도록 형성한다. 이때, 리페어식각과 패드식각은 CHF3/CO/Ar/O2 의 혼합가스로 실시한다.
특히, 상기 제2금속배선(M2) 형성 후 배리어막(36)의 패드오픈영역을 미리 식각함으로써, 배리어막(36)을 식각하기 위한 과도식각 부족에 대한 공정마진을 확보하면서, 충분히 금속막(35)의 표면을 오픈시킬 수 있다. 또한, 배리어막(36)을 식각하기 위한 과도식각 부족의 공정마진을 확보하기 위해 절연층(33)의 높이를 증가시킬 필요가 없기 때문에, 잔류절연층두께(Remain Oxide Thickness)의 균일도(Uniformity)를 확보하면서 비아콘택(34)의 비아저항이 증가되는 문제점을 방지할 수 있다.
이어서, 제2감광막패턴(39)을 산소플라즈마로 제거한다.
상기한 본 발명은, 리페어식각전에 배리어막의 패드오픈영역을 미리 식각하여 후속 리페어식각과 패드영역을 동시에 진행할때 절연층의 높이를 증가시키지 않으면서 배리어막을 식각하기 위한 과도식각 부족의 공정마진을 확보하고, 비아저항이 증가되는 문제점도 방지할 수 있는 장점이 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 본 발명은 리페어식각전에 배리어막의 패드오픈영역을 미리 식각하여 후속 리페어식각과 패드영역을 동시에 진행할때 절연층의 높이를 증가시키지 않으면서 배리어막을 식각하기 위한 과도식각 부족의 공정마진을 확보하고, 비아저항이 증가되는 것을 방지하여 소자특성 향상에 효과가 있다.

Claims (5)

  1. 패드영역과 퓨즈영역이 정의된 반도체 기판의 퓨즈영역 상부에 퓨즈용 금속배선을 형성하는 단계;
    상기 퓨즈용 금속배선을 포함하는 전면에 절연층을 형성하는 단계;
    상기 패드영역의 절연층 상에 금속막과 배리어막이 적층된 패드용 금속배선을 형성하는 단계;
    상기 패드용 금속배선의 배리어막을 일부식각하여 상기 금속막의 일부표면을 오픈시키는 단계;
    상기 일부표면이 오픈된 금속막을 포함하는 전면에 보호층을 형성하는 단계; 및
    리페어식각과 패드식각을 동시에 진행하여 상기 퓨즈용 금속배선 상부에 일정두께의 상기 절연층을 잔류시킴과 동시에 상기 패드용 금속배선의 금속막을 오픈시키는 단계
    를 포함하는 반도체 소자의 리페어식각 방법.
  2. 제1항에 있어서,
    상기 배리어막은 티타늄질화막으로 형성하는 것을 특징으로 하는 반도체 소자의 리페어식각 방법.
  3. 제2항에 있어서,
    상기 배리어막은 건식식각하는 것을 특징으로 하는 반도체 소자의 리페어식각 방법.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 금속막의 일부표면을 오픈시키는 단계에서,
    일부식각되는 영역은 패드식각시 패드용 금속배선의 금속막이 오픈되는 영역과 동일한 것을 특징으로 하는 반도체 소자의 리페어식각 방법.
  5. 제4항에 있어서,
    상기 패드식각은,
    상기 패드용 금속배선 상부의 보호층만 식각하는 것을 특징으로 하는 반도체 소자의 리페어식각 방법.
KR1020060061388A 2006-06-30 2006-06-30 리페어식각과 패드식각을 동시에 진행하는 반도체 소자의제조방법 KR20080002515A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020060061388A KR20080002515A (ko) 2006-06-30 2006-06-30 리페어식각과 패드식각을 동시에 진행하는 반도체 소자의제조방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020060061388A KR20080002515A (ko) 2006-06-30 2006-06-30 리페어식각과 패드식각을 동시에 진행하는 반도체 소자의제조방법

Publications (1)

Publication Number Publication Date
KR20080002515A true KR20080002515A (ko) 2008-01-04

Family

ID=39214294

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020060061388A KR20080002515A (ko) 2006-06-30 2006-06-30 리페어식각과 패드식각을 동시에 진행하는 반도체 소자의제조방법

Country Status (1)

Country Link
KR (1) KR20080002515A (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR200458088Y1 (ko) * 2009-07-23 2012-01-18 주식회사 하엠 플러그 커넥터 및 이에 구비되는 에스-타입의 웨이퍼 하우징

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR200458088Y1 (ko) * 2009-07-23 2012-01-18 주식회사 하엠 플러그 커넥터 및 이에 구비되는 에스-타입의 웨이퍼 하우징

Similar Documents

Publication Publication Date Title
US7196004B2 (en) Method and fabricating semiconductor device
KR100652791B1 (ko) 반도체소자 제조 방법
JP2004282028A (ja) 半導体素子の製造方法
KR100576463B1 (ko) 반도체소자의 콘택 형성방법
US7622331B2 (en) Method for forming contacts of semiconductor device
KR20080002515A (ko) 리페어식각과 패드식각을 동시에 진행하는 반도체 소자의제조방법
KR20050106865A (ko) 반도체소자의 스토리지노드콘택 형성 방법
KR101062833B1 (ko) 반도체 소자의 콘택 플러그 형성 방법
KR20070105827A (ko) 리페어 퓨즈를 구비한 반도체 소자의 제조 방법
KR20080000845A (ko) 반도체 소자의 제조방법
KR100695514B1 (ko) 반도체 소자의 금속 배선 형성 방법
KR100701425B1 (ko) 반도체소자 제조 방법
KR100808369B1 (ko) 반도체 소자의 제조방법
KR100395907B1 (ko) 반도체소자의 배선 형성방법
KR100718803B1 (ko) 반도체 소자의 제조 방법
KR100929289B1 (ko) 반도체 소자의 제조방법
KR100843903B1 (ko) 반도체 소자의 제조방법
KR101096232B1 (ko) 반도체소자의 퓨즈 형성방법
KR101035644B1 (ko) 반도체 소자의 제조방법
KR20080026426A (ko) 반도체 소자 제조방법
KR100843032B1 (ko) 메모리 소자의 제조방법
KR100571399B1 (ko) 반도체 소자의 제조 방법
KR100673238B1 (ko) 반도체 소자의 다마신 패턴 형성 방법
KR20080028561A (ko) 반도체 소자의 리페어 식각 방법
KR20050116483A (ko) 반도체소자의 콘택홀 형성 방법

Legal Events

Date Code Title Description
WITN Withdrawal due to no request for examination