KR100843032B1 - 메모리 소자의 제조방법 - Google Patents

메모리 소자의 제조방법 Download PDF

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KR100843032B1
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김종만
노승재
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주식회사 하이닉스반도체
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Abstract

본 발명은 메모리 소자의 제조방법에 관한 것으로, 제1 절연막 사이에 랜딩 플러그가 형성된 반도체 기판 상부에 제2 절연막, 베리어 메탈막 및 도전막을 형성하는 단계와, 제1 식각 공정으로 상기 도전막 및 베리어 메탈막을 식각하여 비트 라인을 형성하는 단계와, 상기 비트 라인을 포함한 상기 반도체 기판 상부에 제3 절연막을 형성하는 단계와, 제2 식각 공정으로 상기 비트 라인이 노출되도록 상기 제3 절연막을 식각하여 홀을 형성하는 단계와, 상기 홀 내에 제4 절연막을 채워 상기 비트 라인을 보호하는 비트 라인용 하드 마스크막을 형성하는 단계를 포함한다.
DRAM, 비트 라인, 라인 타입, 질화물, 비트 라인용 하드 마스크막, 스토리지 노드 콘택 플러그, 브리지

Description

메모리 소자의 제조방법{Method of manufacturing a memory device}
도 1a 내지 도 1f는 본 발명의 일 실시 예에 따른 메모리 소자의 제조방법을 설명하기 위해 도시한 단면도이다.
<도면의 주요부분에 대한 부호의 설명>
100 : 반도체 기판 102 : 접합 영역
104 : 제1 절연막 106 : 랜딩 플러그
108 : 제2 절연막 110 : 베리어 메탈막
112 : 제2 도전막 114 : 하드 마스크막
114a : 반사 방지막 114b : 아몰포스 카본막
114c : 제1 하부 반사 방지막 116 : 제1 포토레지스트 패턴
118 : 제3 절연막 120 : 제2 하부 반사 방지막
122 : 제2 포토레지스트 패턴 124 : 홀
126 : 제4 절연막 128 : 제2 하드 마스크막
본 발명은 메모리 소자의 제조방법에 관한 것으로, 특히, 스토리지 노드 콘택(storage node contact; SNC) 플러그 사이에 발생하는 브리지(bridge)를 방지하기 위한 메모리 소자의 제조방법에 관한 것이다.
반도체 소자의 고집적화로 인해 최소 선 폭이 감소하고 집적도가 증가하면서 커패시터가 형성되는 면적이 줄어들고 있다. 좁아지는 커패시터의 면적 대비 비트 라인이 형성되는 면적도 줄어들고 있다.
DRAM 소자의 디자인 룰이 작아짐에 따라 하부 영역이 오픈되는 면적을 더욱 넓게 확보하기 위해 라인 형태의 식각 마스크를 이용한 스토리지 노드 콘택(storage node contact; SNC) 형성 방법이 대두 되고 있는 상황이다.
그러나, 라인 형태의 식각 마스크를 이용하여 비트 라인을 형성하기 위한 식각 공정 시 질화물로 이루어진 비트 라인용 하드 마스크막이 슬로프(slop)을 가지게 된다. 즉, 비트 라인용 하드 마스크막이 슬로프를 가져 상부 폭이 좁아진다. 비트 라인용 하드 마스크막 상부가 좁아진 상태에서 비트 라인 사이를 도전막으로 채운 후 스토리지 노드 콘택(SNC) 플러그를 형성하기 위한 화학적 기계적 연마(Chemical Mechanical Polishing; CMP) 공정을 실시하게 된다. 이때, 상부 폭이 좁아진 하드 마스크막으로 인하여 스토리지 노드 콘택(SNC) 플러그 간에 브리지(bridge)를 유발하게 된다. 스토리지 노드 콘택(SNC) 플러그 간의 브리지 유발로 인해 소자의 수율이 저하된다.
본 발명은 비트 라인용 하드 마스크막을 비트 라인 형성 후에 추가로 형성하여 하드 마스크막 상부 가장자리 영역이 손실되지 않고 평평하게(flat) 형성할 수 있어 후속 공정인 스토리지 노드 콘택(storage node contact; SNC) 플러그 형성 공정 시 브리지(bridge) 유발을 방지할 수 있다.
본 발명의 일 실시 예에 따른 메모리 소자의 제조방법은, 제1 절연막 사이에 랜딩 플러그가 형성된 반도체 기판 상부에 제2 절연막, 베리어 메탈막 및 도전막을 형성한다. 제1 식각 공정으로 도전막 및 베리어 메탈막을 식각하여 비트 라인을 형성한다. 비트 라인을 포함한 반도체 기판 상부에 제3 절연막을 형성한다. 제2 식각 공정으로 비트 라인이 노출되도록 제3 절연막을 식각하여 홀을 형성한다. 홀 내에 제4 절연막을 채워 비트 라인을 보호하는 비트 라인용 하드 마스크막을 형성한다.
상기에서, 도전막을 형성한 후 도전막 상부에 반사 방지막, 아몰포스 카본막 및 하부 반사 방지막을 더 형성한다. 반사 방지막은 티타늄 질화막(TiN)으로 형성한다. 비트 라인 형성 공정 시 비트 라인 상부에 반사 방지막이 잔류한다. 제3 절연막은 산화물로 형성한다. 홀은 다마신 공정으로 형성한다. 제4 절연막은 질화물로 형성한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시 예를 상세히 설명하면 다음과 같다.
도 1a 내지 도 1f는 본 발명의 일 실시 예에 따른 메모리 소자의 제조방법을 설명하기 위해 도시한 단면도이다.
도 1a를 참조하면, 트랜지스터를 포함하는 반도체 소자가 형성된 반도체 기판(100) 상부에 제1 절연막(104)을 형성한 후 식각 공정으로 제1 절연막(104)을 식각하여 접합 영역(102)을 노출시키는 콘택 홀을 형성한다. 이때, 제1 절연막(104)은 산화물로 형성한다.
그런 다음, 콘택 홀이 채워지도록 제1 도전막을 형성한 후 화학적 기계적 연마(Chemical Mechanical Polishing; CMP) 공정을 실시하여 랜딩 플러그(106)를 형성한다.
그런 다음, 제1 절연막(104)과 랜딩 플러그(106) 상부에 제2 절연막(108), 베리어 메탈막(110), 비트 라인용 제2 도전막(112), 제1 하드 마스크막(114) 및 제1 포토레지스트 패턴(116)을 형성한다. 이때, 제2 절연막(104)은 산화물로 형성하고, 제2 도전막(112)은 텅스텐(W)막으로 형성한다. 제1 하드 마스크막(114)은 티타늄 질화막(TiN)으로 구성된 반사 방지막(Anti Reflective Coating; ARC; 114a), 아몰포스 카본막(114b) 및 제1 하부 반사 방지막(BARC; 114c)이 적층 된 구조로 형성한다.
도 1b를 참조하면, 제1 포토레지스트 패턴(116)을 식각 마스크로 제1 하드 마스크막(114)을 패터닝한다. 이때, 식각 공정 시 제1 포토레지스트 패턴(116)이 제1 하드 마스크막(114) 상부에 일부 잔류되거나, 전부 제거될 수 있다. 패터닝된 제1 하드 마스크막(114)을 식각 마스크로 제2 도전막(112) 및 베리어 메탈막(110)을 식각하여 드레인에 형성된 플러그와 연결되는 비트 라인을 형성한다.
그런 다음, 패터닝된 제1 하드 마스크막(114)을 제거하되, 반사 방지막(114a)은 제2 도전막(112) 상부에 잔류하도록 한다.
도 1c를 참조하면, 비트 라인을 포함한 반도체 기판(100) 상부에 제3 절연막(118), 제2 하부 반사 방지막(BARC; 120) 및 제2 포토레지스트 패턴(122)을 형성한다. 이때, 제3 절연막(118)은 산화물로 형성한다. 제3 절연막(118)을 형성하는 것은 후속에 형성될 질화물로 이루어진 제2 하드 마스크막이 평평하게(flat) 형성될 수 있도록 하기 위해서이다. 제2 포토레지스트 패턴(122) 형성 공정은 제1 포토레지스트 패턴(116)과 동일한 레티클을 이용한 노광 공정으로 실시하되, 제1 포토레지스트 패턴(116)을 포지티브(즉, 노광된 영역을 현상하는) 방법으로 형성할 경우, 제2 포토레지스트 패턴(122)은 네거티브(즉, 비노광된 영역을 현상하는) 방법으로 형성한다.
도 1d를 참조하면, 제2 포토레지스트 패턴(122)을 식각 마스크로 제2 도전막(112) 상부의 제2 하부 반사 방지막(BARC; 120) 및 제3 절연막(118)을 식각하여 반사 방지막(114a)이 노출되는 홀(124)을 형성한다. 이때, 식각 공정은 다마신(damascene) 공정을 이용한다.
그런 다음, 제2 포토레지스트 패턴(122)을 제거한다. 제2 포토레지스트 패턴(122) 제거 공정 시 제2 하부 반사 방지막(BARC;120)도 함께 제거된다.
도 1e를 참조하면, 홀(124)이 채워지도록 제3 절연막(118) 및 홀(124)을 포 함한 반도체 기판(100) 상부에 제4 절연막(126)을 형성한다. 이때, 제4 절연막(126)은 질화물로 형성한다.
도 1f를 참조하면, 제3 절연막(118)이 노출될 때까지 화학적 기계적 연마(CMP) 공정 또는 에치백(etchback) 공정을 실시하여 비트 라인을 보호하는 비트 라인용 제2 하드 마스크막(128)을 형성한다.
기존에는 라인 형태의 식각 마스크를 이용하여 비트 라인을 형성하기 위한 식각 공정 시 질화물로 이루어진 비트 라인용 하드 마스크막 상부 가장자리 영역이 손실되어 슬로프(slop)를 가지게 된다. 이로 인해 후속 공정인 스토리지 노드 콘택(storage node contact; SNC) 플러그 형성 공정 시 브리지(bridge)를 유발시키게 된다. 그러나, 본 발명은 상기와 같이 비트 라인용 제2 하드 마스크막(128)을 비트 라인 형성 후에 형성하여 제2 하드 마스크막(128) 상부 가장자리 영역(A)이 손실되지 않고 평평하게(flat) 형성할 수 있어 후속 공정인 스토리지 노드 콘택(SNC) 플러그 형성 공정 시 브리지 유발을 방지할 수 있다. 스토리지 노드 콘택(SNC) 플러그 간의 브리지 유발을 방지함으로써 소자의 수율을 향상시킬 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시 예에 따라 구체적으로 기술되었으나, 상기한 실시 예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주지하여야 한다. 또한, 본 발명의 기술 분야에서 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시 예가 가능함을 이해할 수 있을 것이다.
상술한 바와 같이 본 발명에 의한 효과는 다음과 같다.
첫째, 비트 라인용 하드 마스크막을 비트 라인 형성 후에 형성하여 하드 마스크막 상부 가장자리 영역이 손실되지 않고 평평하게(flat) 형성할 수 있어 후속 공정인 스토리지 노드 콘택(storage node contact; SNC) 플러그 형성 공정 시 브리지(bridge) 유발을 방지할 수 있다.
둘째, 스토리지 노드 콘택(SNC) 플러그 간의 브리지 유발을 방지함으로써 소자의 수율을 향상시킬 수 있다.

Claims (7)

  1. 제1 절연막 사이에 랜딩 플러그가 형성된 반도체 기판 상부에 제2 절연막, 베리어 메탈막 및 도전막을 형성하는 단계;
    제1 식각 공정으로 상기 도전막 및 베리어 메탈막을 식각하여 비트 라인을 형성하는 단계;
    상기 비트 라인을 포함한 상기 반도체 기판 상부에 제3 절연막을 형성하는 단계;
    제2 식각 공정으로 상기 비트 라인이 노출되도록 상기 제3 절연막을 식각하여 홀을 형성하는 단계; 및
    상기 홀 내에 제4 절연막을 채워 상기 비트 라인을 보호하는 비트 라인용 하드 마스크막을 형성하는 단계를 포함하는 메모리 소자의 제조방법.
  2. 제1항에 있어서,
    상기 도전막을 형성한 후
    상기 도전막 상부에 반사 방지막, 아몰포스 카본막 및 하부 반사 방지막을 더 형성하는 메모리 소자의 제조방법.
  3. 제2항에 있어서,
    상기 반사 방지막은 티타늄 질화막(TiN)으로 형성하는 메모리 소자의 제조방법.
  4. 제2항에 있어서,
    상기 비트 라인 형성 공정 시 상기 비트 라인 상부에 상기 반사 방지막이 잔류하는 메모리 소자의 제조방법.
  5. 제1항에 있어서,
    상기 제3 절연막은 산화물로 형성하는 메모리 소자의 제조방법.
  6. 제1항에 있어서,
    상기 홀은 다마신 공정으로 형성하는 메모리 소자의 제조방법.
  7. 제1항에 있어서,
    상기 제4 절연막은 질화물로 형성하는 메모리 소자의 제조방법.
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KR20050110785A (ko) * 2004-05-19 2005-11-24 주식회사 하이닉스반도체 낸드 플래쉬 메모리 소자의 제조 방법
KR20060109053A (ko) * 2005-04-15 2006-10-19 주식회사 하이닉스반도체 반도체 소자의 제조방법

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