KR20060109053A - 반도체 소자의 제조방법 - Google Patents
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Abstract
본 발명은 레인 타입의 스토리지 노드 콘택을 갖는 반도체 소자의 제조방법에 관한 것이다. 본 발명은, 랜딩 플러그 폴리를 포함한 소정의 하지층이 형성된 반도체 기판을 제공하는 단계; 상기 랜딩 플러그 폴리를 덮도록 기판 상에 제1층간절연막을 형성하는 단계; 상기 제1층간절연막 상에 비트라인을 형성하는 단계; 상기 비트라인을 덮도록 제2층간절연막을 형성하는 단계; 상기 제 2 및 제 1 층간절연막을 식각하여 랜딩 플러그 폴리를 노출시키는 레인 타입의 스토리지 노드 콘택홀을 형성하는 단계; 상기 스토리지 노드 콘택홀 표면에 스페이서를 형성하는 단계; 상기 스토리지 노드 콘택홀을 매립하도록 도전막을 증착하는 단계; 및 상기 도전막을 CMP 하여 스토리지 노드 콘택을 형성하는 단계;를 포함한다.
Description
도 1a 내지 도 1e는 종래 기술에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도.
도 2a 내지 도 2f는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
20: 기판 21: 소자분리막
22: 랜딩 플러그 폴리 23: 제1층간절연막
24: 비트라인 25: 질화막
25a: 스페이서 26: 제2층간절연막
27: 스토리지 노드 콘택홀 28: 스페이서
29: 스토리지 노드 콘택
본 발명은 반도체 소자의 제조방법에 관한 것으로, 보다 상세하게는, 레인 타입의 스토리지 노드 콘택을 갖는 반도체 소자의 제조방법에 관한 것이다.
반도체 소자의 고집적화가 진행되면서, 상하부 패턴간의 전기적 연결에 어려움을 갖게 되었다. 이에, 0.20㎛급 이하의 반도체 소자의 제조시 스토리지 노드를 하부에 연결시키는 콘택 형성 공정(이하, SNC[Storage Node Contact]공정이라 칭함)은 마스크 작업의 오버레이 마진이 작아 산화막과 질화막의 식각선택비를 이용하는 자기정렬콘택(Self Aligned Contact) 공정을 적용하고 있다.
도 1a 내지 도 1e는 종래의 스토리지 노드 콘택 형성방법을 설명하기 위한 공정별 단면도이다.
도 1a를 참조하면, LPC(Landing Plug Contact) 공정을 통해 폴리 플러그(3)가 형성된 반도체 기판(1)을 마련한다. 그런 다음, 폴리 플러그(3)를 포함한 산화막(2) 상에 제1층간절연막(4)을 증착한다.
도 1b를 참조하면, 제1층간절연막(4) 상에 비트라인용 도전막, 예컨대, 폴리실리콘막(5a)과 2000∼3500Å 두께의 하드마스크용 질화막(5b)를 차례로 증착한 후, 상기 하드마스크용 질화막(5b)의 패터닝 및 이를 이용한 폴리실리콘막(5a)의 식각을 통해 비트라인(5)을 형성한다. 여기서, 상기 비트라인(5)의 형성시에는 폴리실리콘막의 식각이 과도 식각조건으로 수행됨에 따라 제1층간절연막(4)의 표면 일부 두께가 함께 식각된다.
그 다음, 비트라인(5)을 포함한 제1층간절연막(4) 상에 질화막을 증착한 후, 이를 식각하여 비트라인(5)의 측벽에 비트라인 어택 방지용 제1스페이서(6)를 형성한다.
도 1c를 참조하면, 상기 단계까지의 기판 결과물 상에 제2층간절연막(7)을 증착한다. 그런 다음, 상기 제2층간절연막(7)을 식각하여 비트라인들(5) 사이에 홀 형태의 콘택홀(8)을 형성한다.
여기서, 콘택 식각은 질화막에 대한 산화막의 고선택비를 이용한 자기정렬콘택 공정으로 수행하며, 이때, 자기정렬콘택 공정은 경사진 식각 특성을 나타내는바, 제1스페이서(6)의 측면에는 제2층간절연막(7)이 남아있게 된다.
도 1d를 참조하면, 제1스페이서(6)의 측면에 남아있는 제2층간절연막이 제거되도록 기판 결과물에 대해 세정을 행하고, 이를 통해, 콘택홀 바닥 면적이 최대한 확보되도록 한다. 여기서, 상기 세정은 산화막 식각 특성이 우수한 BOE(HF+NH4F) 용액을 이용하여 콘택홀 주위의 산화막을 등방성으로 습식 식각한다.
도 1e를 참조하면, 기판 결과물 상에 절연막, 예컨대, 질화막을 증착한 후, 이를 식각하여 제1스페이서(6)를 포함한 비트라인(5)의 양측벽에 도전체들간을 전기적으로 분리시킬 제2스페이서(9)를 형성한다. 그런 다음, 콘택홀(8)이 완전 매립되도록 기판 결과물 상에 플러그용 도전막(10), 예컨대, 폴리실리콘막을 증착한다.
이후, 도시하지는 않았으나, 플러그용 도전막을 CMP하여 스토리지 노드 콘택을 형성한 후, 일련의 후속공정을 진행한다.
그런데, 상기한 바와 같이 스토리지 노드 콘택을 홀 타입으로 형성하면, SAC 공정을 진행할 때 발생될 수 있는 오정렬로 인해 스토리지 노드 콘택이 비트라인 위에 형성되어 스토리지 노드 콘택이 오픈되지 않으며, 스토리지 노드 콘택과 비트라인간 브릿지가 유발될 수 있다. 이러한 문제는 웨이퍼 내 오버레이 균일도가 좋 지 않음에 기인된 것으로 공정이 정상적으로 진행된 웨이퍼의 가장자리 부분에서 발생하여 수율저하의 원인이 된다.
따라서, 본 발명은 상기와 같은 문제점을 해결하기 위해 안출된 것으로서, 본 발명의 목적은 비트라인 형성시의 오정렬에 기인한 스토리지 노드 콘택의 오픈불량을 방지할 수 있는 반도체 소자의 스토리지 노드 콘택 형성방법을 제공함에 있다.
또한, 본 발명의 다른 목적은 스토리지 노드 콘택과 비트라인간 브릿지의 발생을 방지할 수 있는 반도체 소자의 스토리지 노드 콘택 형성방법을 제공함에 있다.
상기와 같은 목적을 달성하기 위하여, 본 발명은, 랜딩 플러그 폴리를 포함한 소정의 하지층이 형성된 반도체 기판을 제공하는 단계; 상기 랜딩 플러그 폴리를 덮도록 기판 상에 제1층간절연막을 형성하는 단계; 상기 제1층간절연막 상에 비트라인을 형성하는 단계; 상기 비트라인을 덮도록 제2층간절연막을 형성하는 단계; 상기 제 2 및 제 1 층간절연막을 식각하여 랜딩 플러그 폴리를 노출시키는 레인 타입의 스토리지 노드 콘택홀을 형성하는 단계; 상기 스토리지 노드 콘택홀 표면에 스페이서를 형성하는 단계; 상기 스토리지 노드 콘택홀을 매립하도록 도전막을 증착하는 단계; 및 상기 도전막을 CMP 하여 스토리지 노드 콘택을 형성하는 단계;를 포함한다.
(실시예)
이하, 첨부한 도면을 참고하여 본 발명의 바람직한 실시예를 상술하기로 한다.
도 2a를 참조하면, 소자분리막(21)이 형성된 반도체 기판(20) 상에 게이트 및 소오스/드레인 영역(도시안함)을 형성한다. 그런 다음, 상기 게이트 라인 사이 영역에 랜딩플러그 폴리(22)를 형성한다. 이어서, 상기 게이트 라인 및 랜딩 플러그 폴리(22)를 덮도록 기판 상에 제1층간절연막(23)을 형성한다. 계속해서, 상기 제1층간절연막(23) 상에 비트라인(24)을 형성한다.
도 2b를 참조하면, 상기 비트라인(24) 상에 비트라인 버퍼 질화막(25)을 증착하고, 상기 버퍼질화막(25)을 포함한 기판 상에 제2층간절연막(26)을 형성한다.
도 2c를 참조하면, 상기 제2층간절연막(26)을 식각하고, 비트라인 버퍼 질화막(25)을 전면 식각하여 비트라인 양측벽에 비트라인간 브릿지를 방지하기 위한 스페이서(25a)를 형성한다.
도 2d를 참조하면, 상기 제1층간절연막(23)을 식각하여 랜딩 플러그 폴리(22)를 노출시키는 레인 타입의 스토리지 노드 콘택홀(27)을 형성한다.
도 2e를 참조하면, 상기 스토리지 노드 콘택홀(27) 표면에 질화막을 증착하고, 상기 질화막을 전면 식각하여 스토리지 노드 콘택간 브릿지를 방지하기 위한 스페이서(28)를 형성한다.
도 2f를 참조하면, 상기 스토리지 노드 콘택홀(27)을 매립하도록 도전막을 증착하고, 상기 도전막을 CMP 하여 레인 타입의 스토리지 노드 콘택(29)을 형성한 다.
본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위에 의해 마련되는 본 발명의 정신이나 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당 업계에서 통상의 지식을 가진 자는 용이하게 알 수 있다.
이상에서와 같이 본 발명은, 스토리지 노드 콘택을 레인 타입으로 형성함으로써, 비트라인 형성시의 오정렬에 기인한 스토리지 노드 콘택의 오픈불량을 방지할 수 있다.
또한, 스토리지 노드 콘택과 비트라인간 브릿지의 발생을 방지할 수 있다.
Claims (1)
- 랜딩 플러그 폴리를 포함한 소정의 하지층이 형성된 반도체 기판을 제공하는 단계;상기 랜딩 플러그 폴리를 덮도록 기판 상에 제1층간절연막을 형성하는 단계;상기 제1층간절연막 상에 비트라인을 형성하는 단계;상기 비트라인을 덮도록 제2층간절연막을 형성하는 단계;상기 제 2 및 제 1 층간절연막을 식각하여 랜딩 플러그 폴리를 노출시키는 레인 타입의 스토리지 노드 콘택홀을 형성하는 단계;상기 스토리지 노드 콘택홀 표면에 스페이서를 형성하는 단계;상기 스토리지 노드 콘택홀을 매립하도록 도전막을 증착하는 단계; 및상기 도전막을 CMP 하여 스토리지 노드 콘택을 형성하는 단계;를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
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Cited By (1)
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| KR100843032B1 (ko) * | 2007-06-27 | 2008-07-01 | 주식회사 하이닉스반도체 | 메모리 소자의 제조방법 |
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2005
- 2005-04-15 KR KR1020050031299A patent/KR20060109053A/ko not_active Application Discontinuation
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