KR100546210B1 - 반도체 소자의 비트라인 콘택 형성방법 - Google Patents

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Abstract

본 발명은 반도체소자의 비트라인 콘택 형성방법에 관한 것으로, 본 발명의 사상은 불순물 접합층이 구비된 반도체 기판에 절연막을 형성하고, 상기 절연막을 패터닝하여 상기 불순물 접합층을 노출하는 콘택홀을 형성하는 단계, 상기 콘택홀에 도전물질을 형성한 후 블랭크 식각 공정을 진행하여 상기 콘택홀과 표면 단차를 가진, 상기 불순물 접합층과 접촉하는 콘택 플러그를 형성하는 단계, 상기 콘택 플러그가 형성된 결과물에 제2 절연막을 형성하는 단계, 상기 콘택 플러그 형성 공정시 발생된 콘택홀과 콘택 플러그간의 표면단차를 측정한 후, 상기 제2 절연막 상에 상기 콘택 플러그를 노출하는 비트라인 콘택홀을 정의하는 포토레지스트 패턴을 형성하는 단계, 상기 포토레지스트 패턴을 식각마스크로 식각공정을 수행하여 비트라인 콘택홀을 형성하는 단계 및 상기 비트라인 콘택홀에 도전물질을 매립하여 비트라인 콘택을 형성하는 단계를 포함한다. 따라서 콘택홀과 콘택 플러그 간에 발생할 수 있는 단차를 포토레지스트 패턴의 형성을 위한 노광 공정의 노광에너지를 통해 측정한 후 포토레지스트 패턴을 형성함으로써, 비트라인 콘택의 CD를 확보한다.
노광에너지, 콘택플러그

Description

반도체소자의 비트라인 콘택 형성방법{Method of forming bit line contact in semiconductor devices}
도 1 내지 도 6은 본 발명에 따른 반도체 소자의 비트라인 콘택 형성방법을 설명하기 위한 단면도들이다.
*도면의 주요부분에 대한 부호의 설명*
10: 반도체 기판 12: 불순물 접합층
14: 제1 층간 절연막 16: 콘택홀
18: 콘택 플러그 20: HLD산화막
22: 비트라인 콘택홀 24: 비트라인 콘택
PR: 포토레지스트 패턴
본 발명은 반도체소자의 제조방법에 관한 것으로, 더욱 상세하게는 반도체소 자의 비트라인 콘택 형성방법에 관한 것이다.
반도체 메모리 소자의 고집적화가 진행됨에 따라 한정된 공간에 더 많은 단위 셀들을 구비시켜야 하는 데, 이로 인해 단위 셀의 실질적인 면적의 감소와 더불어 콘택 사이즈의 크기도 함께 감소되고 있다.
이에 따라, 반도체 기판과 비트라인 또는 상기 반도체 기판과 커패시터 사이를 전기적으로 연결하기 위한 콘택홀의 형성에 큰 어려움을 겪고 있는데, 이러한 문제 해결로 제시된 기술로서 자기정렬콘택(self- aligned contact: 이하 SAC)기술이 있다.
상기 SAC 기술은 비트라인 및 커패시터가 형성될 셀 영역 부분을 노출시키는 콘택홀(Landing Plug Contact: 이하는 LPC)을 형성한 후, 상기 콘택홀 내에 비트라인용 및 커패시터용 플러그(Landing Plug Poly: LPP)를 매립시킴으로써, 후속에서 형성될 비트라인 및 커패시터와 반도체 기판 간의 전기적 연결이 용이하게 되도록 한다.
한편, 상기 콘택홀에 도전물질을 매립하여 콘택 플러그를 형성할 때, 콘택홀 이외의 영역에 형성된 도전물질은 블랭크 에치(blank etch)공정을 통해 제거한다.
그러나 상기 블랭크 에치 공정은 콘택홀이 구비된 절연막상에 형성된, 제거되어야 할 도전물질의 두께를 기준으로 하여, 상기 도전물질의 두께와 동일한 두께에 대해서만 결과물 전면에 형성된 도전물질을 제거하는 식각 공정이기 때문에, 콘택홀이 구비된 절연막 상에 형성된 도전물질과 콘택 플러그 내부에 형성된 도전물질의 두께가 동일하지 않을 경우, 콘택홀과 콘택 플러그 간에는 표면단차가 발생 할 수 있다.
따라서 이 콘택홀과 콘택 플러그 간에 발생된 표면 단차는 후속공정을 진행하는 동안 그대로 유지되고 다른 막질들에도 전달되므로, 이후 공정을 통해 형성될 비트라인 콘택의 CD(critical dimension)확보에 영향을 주게 되는 문제점이 있다.
상술한 문제점을 해결하기 위한 본 발명의 목적은 콘택홀과 콘택 플러그간에 발생할 수 있는 단차를 측정하여 비트라인 콘택의 CD(critical dimension)를 확보할 수 있도록 하는 반도체소자의 비트라인 콘택 형성방법을 제공함에 있다.
상술한 목적을 달성하기 위한 본 발명의 사상은 불순물 접합층이 구비된 반도체 기판에 절연막을 형성하고, 상기 절연막을 패터닝하여 상기 불순물 접합층을 노출하는 콘택홀을 형성하는 단계, 상기 콘택홀에 도전물질을 형성한 후 블랭크 식각 공정을 진행하여 상기 콘택홀과 표면 단차를 가진, 상기 불순물 접합층과 접촉하는 콘택 플러그를 형성하는 단계, 상기 콘택 플러그가 형성된 결과물에 제2 절연막을 형성하는 단계, 상기 콘택 플러그 형성 공정시 발생된 콘택홀과 콘택 플러그간의 표면단차를 측정한 후, 상기 제2 절연막 상에 상기 콘택 플러그를 노출하는 비트라인 콘택홀을 정의하는 포토레지스트 패턴을 형성하는 단계, 상기 포토레지스트 패턴을 식각마스크로 식각공정을 수행하여 비트라인 콘택홀을 형성하는 단계 및 상기 비트라인 콘택홀에 도전물질을 매립하여 비트라인 콘택을 형성하는 단계를 포함한다.
상기 콘택 플러그 형성 공정시 발생된 콘택홀과 콘택 플러그간의 표면단차 측정은 상기 포토레지스트 패턴의 형성을 위한 노광 공정의 노광에너지를 통해 수행하는 것이 바람직하다.
이하, 첨부 도면을 참조하여 본 발명의 실시 예를 상세히 설명한다. 그러나 본 발명의 실시 예들은 여러 가지 다른 형태로 변형될 수 있지만 본 발명의 범위가 아래에서 상술하는 실시 예들로 인해 한정되어지는 것으로 해석되어져서는 안 된다. 본 발명의 실시 예들은 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해 제공되어지는 것이다. 따라서 도면에서의 막의 두께 등은 보다 명확한 설명을 강조하기 위해서 과장되어진 것이며, 도면상에서 동일한 부호로 표시된 요소는 동일한 요소를 의미한다. 또한 어떤 막이 다른 막 또는 반도체 기판의 '상'에 있다 또는 접촉하고 있다라고 기재되는 경우에, 상기 어떤 막은 상기 다른 막 또는 반도체 기판에 직접 접촉하여 존재할 수 있고, 또는 그 사이에 제 3의 막이 개재되어질 수도 있다.
도 1 내지 도 6은 본 발명의 바람직한 실시 예인 반도체 소자의 비트라인 콘택 형성방법을 설명하기 위한 단면도들이다.
도 1을 참조하면, 불순물 접합층(12)등의 소정 공정이 완료된 반도체 기판(10) 상에 제1 층간 절연막(14)을 형성한 후 이를 패터닝하여 불순물 접합층이 노출되는 콘택홀(16)을 형성한다.
도 2를 참조하면, 이 콘택홀(16)이 형성된 반도체 기판(10) 전면에 폴리 실리콘을 매립한 후 블랭크 식각공정을 진행하여 콘택 플러그(18)를 형성한다.
이때 진행되는 블랭크 식각공정은 제1 층간절연막(14)상에 제거될 폴리실리콘막의 두께를 기준으로 하여, 이와 동일한 두께에 대해서만 결과물 전면에 형성된 폴리실리콘막을 제거하는 식각공정이기 때문에 도 2에 도시된 바와 같이 콘택홀(16)의 표면 높이보다 콘택 플러그(18)의 표면 높이가 더 낮게 형성된다. 즉 콘택홀(16)과 콘택 플러그(18)는 표면 단차를 가지게 된다.
도 3을 참조하면, 이 콘택 플러그(18)가 형성된 결과물 전면에 HLD(High temperature low pressure deposition: 20)산화막을 형성한다. 상기 콘택홀(16)과 콘택 플러그(18)에 형성된 표면단차가 상기 HLD 산화막(20)에 그대로 전달된다.
도 4를 참조하면, 이 HLD 산화막(20)의 소정영역에 사진공정을 수행하여 비트라인 콘택홀을 정의하기 위한 포토레지스트 패턴(PR)을 형성한다. 이 포토레지스트 패턴(PR)은 비트라인 콘택홀의 CD를 정의하게 되는 데, 이 비트라인 콘택홀의 CD는 콘택홀(16)과 콘택 플러그(18)간의 단차가 크면 원하는 비트라인 콘택홀의 CD를 얻는 것이 불가능해질 수 있다.
따라서 상기 콘택 홀과 콘택 플러그 간의 표면 단차를 측정하여 상기 포토레지스트 패턴의 형성을 진행하게 된다. 상기 도포된 포토레지스트를 노광 및 현상하여 포토레지스트 패턴을 형성하게 되는 데, 상기 표면단차는 상기 진행되는 노광공정 중 주사되는 노광에너지의 양을 통해 측정 가능하다.
즉, 표 1에 도시된 바와 같이 코팅된 포토레지스트에 노광에너지를 310J/㎡ 가 주사되면 콘택홀과 콘택 플러그간에 형성된 단차가 600Å 정도인 것으로 측정되는데, 상기 포토레지스트 패턴을 형성하는 공정 타겟이 상기 단차 600Å에 적합한지 여부를 판단한다. 공정타겟이 상기 단차 600Å에 적합하면 노광공정이 완료된 포토레지스트를 현상하여 포토레지스트 패턴 형성공정을 완료하고, 적합하지 않으면, 노광공정이 완료된 포토레지스트를 제거하여 상기 단차 600Å에 적합한 포토레지스트 패턴을 형성할 수 있도록 한다. 그래서 상기 측정된 단차로 포토레지스트 패턴 형성 타겟을 확인함으로써, 이 패턴을 통해 형성되는 비트라인 콘택홀의 CD 확보가 가능해진다.
따라서 노광 에너지를 통해 콘택홀과 콘택 플러그 간의 단차를 측정함으로써, 비트라인 콘택홀을 정의하는 포토레지스트 패턴(PR)을 형성한다.
표 1에는 노광에너지 및 콘택홀과 콘택 플러그 간에 형성된 단차의 연관 관계를 도시하고 있다.
노광 에너지(J/㎡) 콘택홀과 콘택플러그 간에 형성된 단차(Å)
310 600
295 700
275 800
265 900
257 1000
도 5를 참조하면, 상기 형성된 포토레지스트 패턴(PR)을 식각마스크로 HLD 산화막(20)을 식각하여 비트라인 콘택홀(22)을 형성한다. 상기 측정된 단차를 통해 형성된 포토레지스트 패턴으로 정의되는 비트라인 콘택홀이므로, 비트라인 콘택홀의 CD 확보가 가능해진다.
도 6을 참조하면, 상기 비트라인 콘택홀(22)에 폴리실리콘막을 매립하여 콘택홀과 접촉하는 비트라인 콘택(24)을 형성함으로써, 본 공정을 완료한다.
본 발명에 의하면, 콘택홀과 콘택 플러그 간에 발생할 수 있는 단차를 포토레지스트 패턴의 형성을 위한 노광 공정의 노광에너지를 통해 측정한 후 포토레지스트 패턴을 형성함으로써, 비트라인 콘택의 CD를 확보할 수 있게 된다.
이상에서 살펴본 바와 같이 본 발명에 의하면, 콘택홀과 콘택 플러그 간에 발생할 수 있는 단차를 포토레지스트 패턴의 형성을 위한 노광 공정의 노광에너지를 통해 측정한 후 포토레지스트 패턴을 형성함으로써, 비트라인 콘택의 CD를 확보하는 효과가 있다.
본 발명은 구체적인 실시 예에 대해서만 상세히 설명하였지만 본 발명의 기술적 사상의 범위 내에서 변형이나 변경할 수 있음은 본 발명이 속하는 분야의 당업자에게는 명백한 것이며, 그러한 변형이나 변경은 본 발명의 특허청구범위에 속한다 할 것이다.

Claims (2)

  1. 불순물 접합층이 구비된 반도체 기판에 절연막을 형성하고, 상기 절연막을 패터닝하여 상기 불순물 접합층을 노출하는 콘택홀을 형성하는 단계와,
    상기 콘택홀에 도전물질을 형성한 후 블랭크 식각 공정을 진행하여 상기 콘택홀과 표면 단차를 가진, 상기 불순물 접합층과 접촉하는 콘택 플러그를 형성하는 단계와,
    상기 콘택 플러그가 형성된 결과물에 제2 절연막을 형성하는 단계와,
    상기 콘택 플러그 형성 공정시 발생된 콘택홀과 콘택 플러그간의 표면단차를 측정한 후, 상기 제2 절연막 상에 상기 콘택 플러그를 노출하는 비트라인 콘택홀을 정의하는 포토레지스트 패턴을 형성하는 단계와,
    상기 포토레지스트 패턴을 식각마스크로 식각공정을 수행하여 비트라인 콘택홀을 형성하는 단계와,
    상기 비트라인 콘택홀에 도전물질을 매립하여 비트라인 콘택을 형성하는 단계를 포함하는 반도체소자의 비트라인 콘택 형성방법.
  2. 제1 항에 있어서, 상기 콘택 플러그 형성 공정시 발생된 콘택홀과 콘택 플러그간의 표면단차 측정은
    상기 포토레지스트 패턴의 형성을 위한 노광 공정의 노광에너지를 통해 수행하는 것을 특징으로 하는 반도체소자의 비트라인 콘택 형성방법.
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