KR19980026084A - 반도체 소자의 커패시터 제조방법 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 17
- 239000003990 capacitor Substances 0.000 title abstract description 15
- 238000004519 manufacturing process Methods 0.000 title abstract description 15
- 238000000034 method Methods 0.000 claims abstract description 22
- 239000000758 substrate Substances 0.000 claims abstract description 13
- 238000003860 storage Methods 0.000 claims abstract description 11
- 239000004020 conductor Substances 0.000 claims abstract description 6
- 238000005530 etching Methods 0.000 claims abstract description 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 7
- 229920002120 photoresistant polymer Polymers 0.000 description 9
- 229920005591 polysilicon Polymers 0.000 description 3
- 125000006850 spacer group Chemical group 0.000 description 3
- 238000007796 conventional method Methods 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 1
- 238000004380 ashing Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 239000002245 particle Substances 0.000 description 1
- 229910000077 silane Inorganic materials 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
- H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
- H01L28/90—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions
- H01L28/91—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions made by depositing layers, e.g. by depositing alternating conductive and insulating layers
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
- H10B12/0335—Making a connection between the transistor and the capacitor, e.g. plug
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- Manufacturing & Machinery (AREA)
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Abstract
반도체 소자의 커패시터 제조방법에 대해 기재되어 있다. 이는, 트랜지스터가 형성되어 있는 반도체 기판 상에 제1 절연층을 형성하는 공정, 트랜지스터의 소오스가 노출되도록 제1 절연층을 식각함으로써 콘택홀을 형성하는 공정, 도전물질로 콘택홀을 매립하여 매립 도전층을 형성하는 공정, 결과물 기판 전면에 제2 절연층을 형성하는 공정, 매립 도전층이 노출되는 모양으로 제2 절연층에 홈을 형성하는 공정, 결과물 기판 전면에 도전막을 형성하는 공정 및 홈을 제외한 제2 절연층 표면에 형성되어 있는 도전막을 제거함으로써 매립 도전층과 접속하는 스토리지 전극을 형성하는 공정을 구비하는 것을 특징으로 한다. 따라서, 본 발명에 의하면, 커패시터 제조를 위한 공정을 단순화시킬 수 있음과 동시에, 메모리 소자의 신뢰성을 향상시킬 수 있다.
Description
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 반도체 메모리 소자의 커패시터 제조방법에 관한 것이다.
최근, 반도체 메모리 장치의 고집적화 추세에 따라 메모리 셀의 면적이 급속도로 감소하게 되어, 제한된 셀 면적내에서 커패시턴스를 증가시키기 위한 많은 방법들이 제안되고 있다.
Cs ∝ εA / d (여기서, Cs:커패시턴스, ε:유전율, A:면적, d:거리)에서 알 수 있듯이, 커패시턴스의 증가는 유전율(ε)이 높은 물질을 사용하거나, 전극의 표면적(A)을 증가시키는 방법으로 가능하다. 이 중 전극의 표면적을 증가시키는 방법으로는 단일 스택(single stack wrap) 구조를 비롯하여 실린더(cylinder) 구조, 트렌치(trench) 구조 등이 널리 개발되어 있으며, 최근에는 이러한 구조들을 조합한 구조가 개발되고 있으나, 3차원 구조의 커패시터를 제조하기 위하여 공정이 복잡해지고 공정단가가 증가하게 되는 단점이 있다.
도 1 내지 도 4는 종래 방법에 의한 반도체 소자의 커패시터 제조방법을 공정순서별로 설명하기 위해 도시한 단면도들이다.
트랜지스터 (도시되지 않음)가 형성된 반도체 기판(10) 상에 콘택홀(14)을 갖는 평탄화 절연막(12)을 형성하고, 커패시터의 스토리지 전극 형성을 위한 다결정실리콘막(16)을 증착한 후, 보텀 포토레지스트(bottom PR) (18)와 플라즈마 인헨스드 실레인(PE-SiH4) (20)과 톱 포토레지스트(top PR) (22)로 된 MLR(Multi Layer Resist) 패턴(22a와 18a)을 형성한다 (도 1 및 도 2).
이어서, 상기 MLR 패턴의 측벽에 산화막 스페이서(24)를 형성한 후, 이 산화막 스페이서(24)를 마스크로하여 상기 다결정실리콘막을 식각함으로써 외부 실린더를 형성한다 (도 3).
이후, MLR 패턴을 제거하고, 상기 산화막 스페이서(24)를 마스크로하여 남은 다결정실리콘막(24)을 식각함으로써 실린더형 스토리지 전극(100)을 완성한다 (도 4).
상술한 바와 같은 종래의 커패시터 제조방법에 의하면, 스토리지 전극을 형성하는 공정이 복잡할 뿐만아니라, 실린더의 윗부분이 약하여 파괴(broken)되기 쉽고, 포토레지스트 공정 시 파티클(particle)이나 찌꺼기(residue)등이 생겨 트린 비트 실패(twin bit fall)의 주된 원인이 되는 μ-브리지를 발생시킨다는 문제점이 있다.
본 발명의 목적은 스토리지 전극을 형성하는 공정을 단순화함과 동시에 메모리 소자의 신뢰성을 향상시킬 수 있는 반도체 소자의 커패시터 제조방법을 제공하는데 있다.
도 1 내지 도 4는 종래 방법에 의한 반도체 소자의 커패시터 제조방법을 공정순서별로 설명하기 위해 도시한 단면도들이다.
도 5 내지 도 8은 본 발명에 의한 반도체 소자의 커패시터 제조방법을 공정순서별로 설명하기 위해 도시한 단면도들이다.
상기 목적을 달성하기 위한, 본 발명에 의한 반도체 소자의 커패시터 제조방법은, 트랜지스터가 형성되어 있는 반도체 기판 상에 제1 절연층을 형성하는 공정; 상기 트랜지스터의 소오스가 노출되도록 상기 제1 절연층을 식각함으로써 콘택홀을 형성하는 공정; 도전물질로 상기 콘택홀을 매립하여 매립 도전층을 형성하는 공정; 상기 매립 도전층이 형성되어 있는 결과물 기판 전면에 제2 절연층을 형성하는 공정; 상기 매립 도전층이 노출되는 모양으로 상기 제2 절연층에 홈을 형성하는 공정; 결과물 기판 전면에 도전막을 형성하는 공정; 및 상기 홈을 제외한 제2 절연층 표면에 형성되어 있는 도전막을 제거함으로써 상기 매립 도전층과 접속하는 스토리지 전극을 형성하는 공정을 구비하는 것을 특징으로 한다.
이때, 상기 도전물질 및 도전막은 다결정실리콘으로 형성하는 것이 바람직하다.
따라서, 본 발명에 의하면, 커패시터 제조를 위한 공정을 단순화시킬 수 있음과 동시에, 메모리 소자의 신뢰성을 향상시킬 수 있다.
이하, 첨부한 도면을 참조하여, 본 발명을 더욱 자세하게 설명하고자 한다.
도 5 내지 도 8은 본 발명에 의한 반도체 소자의 커패시터 제조방법을 공정순서별로 설명하기 위해 도시한 단면도들이다.
먼저, 도 5는 매립 도전층(36), 스토리지 전극 형성을 위한 제2 절연층(38) 및 포토레지스트 패턴(40)을 형성한 후의 단면도를 도시한 것으로서, 이들은, 트랜지스터 (도시되지 않음)가 형성되어 있는 반도체 기판(30) 상에, 상기 트랜지스터의 소오스 (도시되지 않음)를 노출시키는 모양의 콘택홀(34)을 갖는 제1 절연층(32)을 형성하는 공정, 상기 콘택홀을, 예컨대 다결정실리콘과 같은 도전물질로 매립함으로써 상기 매립 도전층(36)을 형성하는 공정, 상기 매립 도전층(36)이 형성되어 있는 기판 전면에 스토리지 전극 형성을 위한 상기 제2 절연층(38)을 형성하는 공정, 상기 제2 절연층(38) 상에 포토레지스트를 도포하는 공정 및 상기 포토레지스트를 노광/ 현상함으로써 스토리지 전극이 형성될 영역의 상기 제2 절연층을 노출시키는 모양의 개구부를 갖는 상기 포토레지스트 패턴(40)을 형성하는 공정으로 헝성한다.
이때, 상기 제1 절연층(32) 및 제2 절연층(38)은 그 표면이 평탄화도록 형성한다.
도 6은 도전막(42)을 형성한 후의 단면도를 도시한 것으로서, 이는, 상기 포토레지스터 패턴(도 5의 도면부호 40)을 마스크로 한 식각공정을 행하여 상기 제2 절연층(38)을 식각함으로써 상기 매립 도전층(36)을 노출시키는 모양의 홈(40)을 형성하는 공정, 상기 포토레지스트 패턴을 에슁(ashing)하여 제거하는 공정 및 상기 홈(40)이 형성되어 있는 기판 전면에, 예컨대 2,000Å - 3,000Å 정도 두께의 다결정실리콘을 증착하여 상기 도전막(42)을 형성하는 공정으로 진행한다.
도 7은 상기 홈(도 6의 도면부호 40)을 제외한 제2 절연층(38) 표면에 형성되어 있는 도전막을 화학 - 물리적 폴리슁(CMP) 방식으로 제거한 후의 단면도로서, 제거되지 않고 남은 도전막은 실린더형 스토리지 전극(200)을 형성한다.
도 8은 상기 제2 절연층(도 7의 도면부호 38)을 습식 식각으로 제거한 후의 단면도이다.
본 발명은 상기 실시예에 한정되지 않으며, 많은 변형이 본 발명의 기술적 사상내에서 당 분야에서 통상의 지식을 가진 자에 의하여 가능함은 명백하다.
본 발명에 의한 반도체 소자의 커패시터 제조방법에 의하면, 공정이 단순화할 수 있으므로 공정 단가를 저하시킬 수 있고, 전극의 두께가 전체적으로 균일하므로 깨어질 확률이 적어 메모리 소자의 신뢰도를 향상시킬 수 있다.
Claims (2)
- 트랜지스터가 형성되어 있는 반도체 기판 상에 제1 절연층을 형성하는 공정;상기 트랜지스터의 소오스가 노출되도록 상기 제1 절연층을 식각함으로써 콘택홀을 형성하는 공정;도전물질로 상기 콘택홀을 매립하여 매립 도전층을 형성하는 공정;상기 매립 도전층이 형성되어 있는 결과물 기판 전면에 제2 절연층을 형성하는 공정;상기 매립 도전층이 노출되는 모양으로 상기 제2 절연층에 홈을 형성하는 공정;결과물 기판 전면에 도전막을 형성하는 공정; 및상기 홈을 제외한 제2 절연층 표면에 형성되어 있는 도전막을 제거함으로써 상기 매립 도전층과 접속하는 스토리지 전극을 형성하는 공정을 구비하는 것을 특징으로 하는 반도체 소자의 커패시터 제조방법.
- 제1항에 있어서, 상기 도전물질 및 도전막은 다결정실리콘으로 하는 것을 특징으로 하는 반도체 소자의 커패시터 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960044409A KR19980026084A (ko) | 1996-10-07 | 1996-10-07 | 반도체 소자의 커패시터 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960044409A KR19980026084A (ko) | 1996-10-07 | 1996-10-07 | 반도체 소자의 커패시터 제조방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR19980026084A true KR19980026084A (ko) | 1998-07-15 |
Family
ID=66326165
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019960044409A KR19980026084A (ko) | 1996-10-07 | 1996-10-07 | 반도체 소자의 커패시터 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR19980026084A (ko) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100300867B1 (ko) * | 1999-06-28 | 2001-11-01 | 박종섭 | 실린더 구조의 반도체 소자의 전하저장 전극 형성방법 |
| KR100312027B1 (ko) * | 1998-06-26 | 2002-01-17 | 박종섭 | 반도체메모리소자의캐패시터형성방법 |
-
1996
- 1996-10-07 KR KR1019960044409A patent/KR19980026084A/ko not_active Application Discontinuation
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100312027B1 (ko) * | 1998-06-26 | 2002-01-17 | 박종섭 | 반도체메모리소자의캐패시터형성방법 |
| KR100300867B1 (ko) * | 1999-06-28 | 2001-11-01 | 박종섭 | 실린더 구조의 반도체 소자의 전하저장 전극 형성방법 |
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