KR19990005860A - 반도체 소자의 캐패시터 제조 방법 - Google Patents
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Abstract
1. 청구범위에 기재된 발명이 속한 기술분야
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 반도체 소자의 캐패시터 제조 방법에 관한 것임.
2. 발명이 해결하고자 하는 기술적 과제
고집적 소자의 디자인 룰에 따라 한정된 면적에서 대용량의 캐패시턴스를 갖는 캐패시터를 제조하기 위하여 캐패시터의 높이를 증가시키는 것이 일반적이지만 캐패시터의 높이가 증가할수록 캐패시터 사이의 간격이 좁아지면서 노광 공정 및 식각 장비에 대한 의존성이 커질 뿐만 아니라 폴리실리콘과 금속층간 절연막 형성 공정시 간극 매립 특성이 저하되고, 셀 지역과 주변 회로(peripheral) 지역과의 단차가 증가되는 문제점이 있음.
3. 발명의 해결 방법의 요지
제 1 층간 절연막 상부에 식각 방지막 및 희생막을 형성한 후 제 1 하부 전극을 형성하며, 절연막을 형성한 후 하부 전극 접합부를 재형성하여 자기 정렬 방식으로 제 2 하부 전극을 형성함.
Description
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 반도체 소자의 캐패시터 제조 방법에 관한 것이다.
반도체 소자의 고집적화에 따라 캐패시터의 제조에서 캐패시턴스 증가가 가장 중요한 문제로 대두되고 있다. 고집적 소자의 디자인 룰에 따라 일정하게 정해진 면적에서 대용량의 캐패시턴스를 갖는 캐패시터를 제조하기 위하여 캐패시터의 높이를 증가시키는 것이 가장 일반적인 추세이고, 여기에 MPS와 같이 단위 면적을 증가시킬 수 있는 신공정 도입 또는 상하부 전극 사이에 고유전율막을 대체하는 시도가 이루어지고 있다. 그러나 캐패시터의 높이가 증가할수록 캐패시터 사이의 간격이 좁아지면서 노광 공정 및 식각 장비에 대한 의존성이 커질 뿐만 아니라 폴리실리콘과 금속층간 절연막 형성 공정시 간극 매립 특성이 저하될 소지가 많다. 또한 셀 지역과 주변 회로(peripheral) 지역과의 단차가 증가되어 폴리실리콘과 금속층간 절연 공정으로 널리 쓰이고 있는 보론 포스포러스 실리케이트 글라스(Boron Phosphorus Silicate Glass; BPSG) 증착 및 어닐 공정에 의한 평탄화 공정으로는 단차를 완화시킬 수 없게 된다. 이것은 곧 후속 공정인 금속 배선 공정에 큰 어려움을 초래하게 되고, 화학적 기계적 연마(Chemical Mechanical Polishing; CMP)와 같은 다른 평탄화 공정을 필요로 하게 된다. 그러므로 캐패시턴스를 증가시키는 문제는 고유전율을 가진 신물질 개발이라는 측면과는 별도로 캐패시터 높이 증가에 따른 후속 공정에 대한 공정 마진(margin) 확보 여부가 가장 중요한 문제라고 할 수 있다.
따라서, 본 발명은 노광 및 식각 공정에 필요한 임계 치수(critical dimension; CD) 값을 증가시켜 장비 의존성을 감소시키므로써 기술적 변화없이 공정 안정화를 이룰 수 있는 반도체 소자의 캐패시터 제조 방법을 제공하는데 그 목적이 있다.
상술한 목적을 달성하기 위한 본 발명은 제 1 층간 절연막을 형성하고 식각 방지막 및 희생막을 형성한 후 제 1 하부 전극을 형성하며, 절연막을 형성한 후 하부 전극 접합부를 재형성하여 자기 정렬 방식으로 제 2 하부 전극을 형성하므로써 하부 전극간의 공간을 충분히 확보할 수 있도록 하는 것을 특징으로 한다.
도 1(a) 내지 도 1(g)는 본 발명에 따른 반도체 소자의 캐패시터 제조 방법을 설명하기 위해 순서적으로 도시한 소자의 단면도.
도 2(a) 내지 도 2(d)는 종래의 방법으로 제조된 캐패시터와 본 발명에서 제시한 방법으로 제조된 캐패시터의 단면적을 비교하기 위해 배치 방향에 따른 레이아웃도.
도면의 주요 부분에 대한 부호 설명
1 : 실리콘 기판 2 : 제 1 층간 절연막
3 : 식각 방지막 4 : 희생막
5 : 제 1 감광막 패턴 6 : 제 1 폴리실리콘막
7 : 제 2 감광막 패턴 8 : 절연막
9 : 제 3 감광막 패턴 10 : 제 2 폴리실리콘막
11 : 제 4 감광막 패턴 12 : 유전층
13 : 제 3 폴리실리콘막 14 : 제 2 층간 절연막
21 : 셀-주변 회로 경계 22 : 콘택 홀
23 : 하부 전극 24 : 제 1 하부 전극
25 : 더미 전극 콘택 26 : 더미 전극
27 : 제 2 하부 전극
첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
도 1(a) 내지 도 1(g)는 본 발명에 따른 반도체 소자의 캐패시터 제조 방법을 설명하기 위해 순서적으로 도시한 소자의 단면도이다.
도 1(a)에 도시된 바와 같이 실리콘 기판(1) 상부에 제 1 층간 절연막(2), 식각 방지막(3) 및 희생막(4)을 순차적으로 형성한다. 제 1 층간 절연막(2)는 폴리실리콘간을 절연하기 위해 형성하는 것이다. 희생막(4) 상부에 하부 전극과 접합하는 콘택 홀을 형성하기 위해 감광막을 도포한 후 마스크 및 식각 공정을 실시하여 제 1 감광막 패턴(5)를 형성한다. 식각 방지막(3)은 유전층 형성 직전 습식 식각 공정시 제 1 층간 절연막(2)을 보호하는 역할을 해야 하므로 충분히 두껍게 증착하거나 희생막(4)과의 습식 식각비가 식각 방지막:희생막은 1:10이어야 한다. 제 1 감광막 패턴(5) 사이에 표시된α는 콘택 홀 형성을 위한 노광 CD를 나타낸다.
도 1(b)에 도시된 바와 같이 제 1 감광막 패턴(5)를 마스크로 건식 식각 공정을 실시하여 희생막(4), 식각 방지막(3) 및 제 1 층간 절연막(2)을 순차적으로 제거하여 콘택 홀을 형성한다. 제 1 하부 전극을 형성하기 위해 콘택 홀이 매립되도록 전체 구조 상부에 제 1 폴리실리콘막(6)을 형성한다. 제 1 폴리실리콘막(6) 상부에 감광막을 도포하고 마스크 및 식각 공정을 실시하여 제 2 감광막 패턴(7)을 형성한다. 콘택 홀에 인접한 폴리실리콘은 건식 식각으로 제거하기 때문에 상대적으로 제 1 하부 전극이 차지하는 공간이 증가하게 되며, 그만큼 노광 작업에 대한 공정 마진이 증가하게 된다. 그러므로 노광 장비 의존성을 감소시켜 고집적 소자 제조 공정시 DUV 노광 작업 대신 i-라인 노광 작업을 실시할 수 있게 하거나, 3중층 레지스트(Tri Layer Resist; TLR) 공정과 같은 복잡한 공정을 단순화 시킬 수 있게 된다. 제 2 감광막 패턴(7) 사이에 표시된 β는 제 1 하부 전극을 건식 식각하기 위한 노광 CD를 표시한 것이다.
도 1(c)에 도시된 바와 같이 제 2 감광막 패턴(7)을 마스크로 건식 식각을 실시하여 제 1 폴리실리콘막(6)을 희생막(4)이 노출될 때까지 식각한다. 이렇게 하면 제 1 하부 전극이 형성되는 한편 제 2 하부 전극이 형성될 부분중 전하저장 부분은 식각되고 콘택 홀 부분만 채워진 상태가 된다. 전체 구조 상부에 절연막(8)을 증착한 후 감광막을 도포하고 마스크 및 식각 공정을 실시하여 제 3 감광막 패턴(9)을 형성한다. 이때 절연막(8)은 종류에 관계없이 후속 습식 식각 공정에서 쉽게 제거될 수 있도록 비교적 습식 식각율이 낮은 절연막을 사용하는 것이 유리하다. 즉, 식각 방지막:절연막의 식각 선택비가 1:5인 물질을 사용한다. 제 3 감광막 패턴(9) 사이에 표시된 γ는 제 2 하부 전극의 콘택을 형성하기 위한 노광 CD를 나타낸다.
여기까지의 공정에서 중요한 점은 표시된 α, β, γ 사이의 지름이 αβγ의 관계가 되게 하는 것이다. 또한 오버레이의 정확성도 요구하게 된다. 위 상태에서 건식 식각을 실시하게 되면, 제 1 하부 전극 사이에 증착된 절연막이 스페이서 역할을 하게 되어 하부 전극 사이의 절연체 역할을 하게 되고, 제 2 하부 전극 형성을 위한 폴리실리콘의 증착시 자동 정렬 콘택 방식으로 하부 전극의 콘택 부위와 제 2 하부 전극의 전하저장 부분이 연결된다.
도 1(d)에 도시된 바와 같이 제 3 감광막 패턴(9)을 마스크로 건식 식각을 실시하여 절연막(8)의 선택된 영역을 제거한다. 이때 콘택 홀에 매립된 제 1 폴리실리콘막(6)이 노출되도록 한다. 전체 구조 상부에 제 2 하부 전극 형성을 위한 제 2 폴리실리콘막(10)을 형성한 후 감광막을 도포하고 마스크 및 식각 공정을 실시하여 제 4 감광막 패턴(11)을 형성한다.
도 1(e)에 도시된 바와 같이 제 4 감광막 패턴(11)을 마스크로 건식 식각을 실시하여 제 2 폴리실리콘막(10)의 선택된 영역을 제거하여 제 2 하부 전극을 형성한 단면도이다. 제 1 층간 절연막(12) 및 희생막(14)이 하부 전극을 계속 지지하고 있으므로 폴리실리콘막의 건식 식각 등에 의해 손상을 받지 않는다. 이 상태에서 전면 습식 식각을 실시하게 되면 절연막(8)이 전부 제거되고 제 1 하부 전극 아래의 희생막(4)이 제거된다. 그러나 제 1 층간 절연막(2)은 식각 방지막(3)에 의해 보호받고 있으므로 전면 습식 식각 공정에 손상 받지 않게 된다. 예를 들어 질화막을 식각 방지막으로 사용하고 산화막을 희생막 및 제 1 층간 절연막으로 사용할 경우 습식 식각비가 매우 크므로 제 1 층간 절연막은 안전하게 보호받게 되고 습식 식각으로만 희생막 및 절연막 제거를 수행할 수 있으므로 공정 단순화와 안정화 측면에서도 유리하다. 산화막으로 식각 방지막을 사용할 경우 충분히 두껍게 형성하거나 희생막과 절연막과의 습식 식각비가 큰 경우에도 역시 공정 안정화를 얻을 수 있다.
도 1(f)에 도시된 바와 같이 습식 식각으로 절연막(8) 및 희생막(4)을 제거한 뒤 유전층(12)을 형성한다. 유전층(12)는 제 1 및 제 2 폴리실리콘막(6, 10)의 표면에만 형성한다. 전체 구조 상부에 제 3 폴리실리콘막(13)을 형성하여 상부 전극을 형성한다. 제 3 폴리실리콘막(13)은 제거된 절연막(8) 및 희생막(4)이 존재하던 자리까지 덮히도록 형성한다. 전체 구조 상부에 폴리실리콘과 금속층간 절연막으로 작용하는 제 2 층간 절연막(14)을 형성한다. 상부 전극 재료인 제 3 폴리실리콘막의 경우 저압 화학 기상 증착(Low Pressure Chemical Vapor Deposition;LPCVD) 방법으로 증착할 경우 층덮힘성이 좋아 제 1 하부 전극과 제 1 층간 절연막(12)과의 간극도 충분히 채워줄 수 있다. 그런데 실린더형 캐패시터 형성 공정의 경우 좁은 면적에 높이 올리기 때문에 상부 전극을 형성하고 나면 실린더와 실린더 사이의 간격이 감소하게 되어 폴리실리콘-금속층간 절연 공정시 간극 층덮힘이 문제될 수 있다. 그러나, 본 발명의 경우 상부 전극을 형성하더라도 캐패시터 간극에 여유가 있으므로 보이드(void) 생성 가능성이 없다. 또한 일반적으로 폴리실리콘-금속 층간 절연막으로 BPSG막을 사용하는데 하부 전극의 완만한 단차 형성으로 단차가 큰 실린더형 캐패시터를 제작하였을 때와 달리 셀 경계 지역에서의 평탄도를 상당히 개선시킬 수 있다.
도 1(g)는 도 1(f)에 도시한 셀 경계 지역에 대하여 같은 열 또는 같은 행 방향의 반대쪽을 도시한 단면도이다. DRAM의 경우 1블럭안의 셀의 수가 항상 짝수를 유지해야 하므로 제 1 및 제 2 하부 전극이 한쌍을 이룬다고 볼 때 열 또는 행 기준으로 한쪽 셀 끝은 제 1 하부 전극, 다른 한쪽의 셀 끝은 제 2 하부 전극으로 마감되게 된다. 도 1(f)에서와 같이 제 1 하부 전극이 마감되면 여러 측면에서 유리하지만 반대편은 제 2 하부 전극으로 마감되므로 이에 대하여 레이아웃상으로 보완을 해주어야 한다. 따라서, 열 또는 행의 끝이 제 1 하부 전극으로 마감된 경우 반대쪽 열 또는 행의 끝에 더미(dummy) 역할을 하는 제 1 하부 전극을 형성하여 주어야 한다. 따라서 더미 패턴이 없는 경우에는 폴리실리콘-금속 층간 졀연막 형성 공정 및 금속 배선 형성 공정에 문제점을 야기시킬 수 있다.
도 2(a) 내지 도 2(d)는 종래의 방법으로 제조된 캐패시터와 본 발명에서 제시한 방법으로 제조된 캐패시터의 단면적을 비교하기 위해 배치 방향에 따른 레이아웃도이다.
도 2(a)는 종래의 캐패시터 제조 공정에서 하부 전극을 형성한 후의 레이아웃도로서, 단순 핀(pin)형 캐패시터 또는 실린더(cylinder)형 캐패시터의 하부 전극을 형성한 후의 레이아웃도이다. 셀-주변 회로 경계(21)안에 하부 전극(22)과 하부 전극 접합부, 즉 콘택 홀(23)이 형성된 모습을 볼 수 있다.
도 2(b)는 본 발명에서 제안된 캐패시터의 하부 전극을 대각선 방향으로 형성한 후의 레이아웃도이다. 도시된 바와 같이 제 1 하부 전극(24)이 대각으로 배치되고 제 2 하부 전극(27)이 제 1 하부 전극(24)의 사이에 형성된다. 제 1 하부 전극(24)과 제 2 하부 전극(27)의 열린 공간에 상부 전극(도시않됨)이 형성된다. 또한 셀과 주변 회로의 경계 지역(21)에 더미 전극(26)을 배치하여 단차 완화 역할을 하게 한다. 도 2(a)에 도시된 레이아웃상에서 1개의 하부 전극이 차지하는 단면적이 약 2배 가량 증가하였음을 알 수 있다. 실제 공정에서는 1개의 전극이 차지하는 단면적이 도 2(b)에 도시된 1개의 전극이 차지하는 면적의 2배를 가지므로 단순 핀형 캐패시터의 단면적에 비해 4배 가량의 증가 효과가 있다. 이것은 곧 캐패시터의 캐패시턴스가 약 4배 가량 증가하였다는 결과이다. 그러나 앞에서도 설명하였듯이 셀-주변 회로 경계(21) 밖의 더미 전극(26)의 추가로 레이아웃상으로 약간의 공간 증가가 있을 수 있다.
도 2(c)는 본 발명에서 제안된 캐패시터 형성 공정으로 1, 2차 하부 전극을 열 방향으로 배치한 레이아웃도이다. 도 2(a)에서 배치한 레이아웃과 비교하여 횡방향으로의 공간이 증가하고 있다.
도 2(d)는 본 발명에 의해 제안된 캐패시터 형성 공정으로 제 1 및 제 2 하부 전극을 행 방향으로 배치한 레이아웃도이다. 도 2(a) 또는 도 2(b)에 비해 종방향으로 공간이 증가하고 있다.
상술한 바와 같이 본 발명에 의하면 단순한 구조의 캐패시터 형성 방법을 응용하여 노광 장비의 의존성을 감소시키는 한편 큰 기술적, 경제적 어려움없이 대용량의 캐패시터를 형성함으로써 소자의 신뢰성을 확보할 수 있고 안정된 구조의 캐패시터 제조 공정을 수립할 수 있다.
Claims (4)
- 실리콘 기판 상부에 제 1 층간 절연막, 식각 방지막 및 희생막을 순차적으로 형성하는 단계와, 상기 희생막, 식각 방지막 및 제 1 층간 절연막의 일부를 순차적으로 제거하여 콘택 홀을 형성하는 단계와, 전체 구조 상부에 제 1 폴리실리콘막을 형성하여 콘택 홀을 매립하는 단계와, 상기 콘택 홀 상부의 제 1 폴리실리콘막을 제거하여 제 1 하부 전극을 형성하는 단계와, 전체 구조 상부에 절연막을 증착한 후 상기 콘택 홀 부분에 형성된 절연막을 제거하는 단계와, 전체 구조 상부에 제 2 폴리실리콘막을 형성하고 선택된 영역을 제거하여 제 2 하부 전극을 형성한 후 상기 희생막을 완전히 제거하는 단계와, 상기 제 1 및 제 2 폴리실리콘막 상부에 유전층을 형성하는 단계와, 전체 구조 상부에 제 3 폴리실리콘막을 증착하여 상부 전극을 형성한 후 제 2 층간 절연막을 형성하는 단계로 이루어진 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
- 제 1 항에 있어서, 상기 희생막은 상기 식각 방지막과 10:1의 습식 식각비를 갖는 물질로 형성되는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
- 제 1 항에 있어서, 상기 절연막은 상기 식각 방지막과 5:1의 습식 식각비를 갖는 물질로 형성되는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
- 제 1 항에 있어서, 상기 제 2 하부 전극은 제 2 감광막 패턴을 마스크로 이용한 식각 공정에서 희생막 상부까지 제거된 제 1 폴리실리콘과 접합되어 형성된 제 2 폴리실리콘을 패터닝하여 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970030078A KR19990005860A (ko) | 1997-06-30 | 1997-06-30 | 반도체 소자의 캐패시터 제조 방법 |
Applications Claiming Priority (1)
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| KR1019970030078A KR19990005860A (ko) | 1997-06-30 | 1997-06-30 | 반도체 소자의 캐패시터 제조 방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR19990005860A true KR19990005860A (ko) | 1999-01-25 |
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ID=66038809
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| KR1019970030078A KR19990005860A (ko) | 1997-06-30 | 1997-06-30 | 반도체 소자의 캐패시터 제조 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR19990005860A (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101120182B1 (ko) * | 2008-10-29 | 2012-02-27 | 주식회사 하이닉스반도체 | 반도체 소자의 캐패시터 제조 방법 |
-
1997
- 1997-06-30 KR KR1019970030078A patent/KR19990005860A/ko not_active Application Discontinuation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101120182B1 (ko) * | 2008-10-29 | 2012-02-27 | 주식회사 하이닉스반도체 | 반도체 소자의 캐패시터 제조 방법 |
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