KR20050100107A

KR20050100107A - 반도체 소자의 실린더형 커패시터 제조방법

Info

Publication number: KR20050100107A
Application number: KR1020040025287A
Authority: KR
Inventors: 김윤기
Original assignee: 삼성전자주식회사
Priority date: 2004-04-13
Filing date: 2004-04-13
Publication date: 2005-10-18

Abstract

반도체 메모리 소자의 실린더형 커패시터 제조방법을 제공한다. 본 발명은 반도체 기판에 형성된 층간 절연막 상에 플러그를 노출시키는 콘택홀을 모두 갖는 식각 스톱퍼 패턴 및 몰드막 패턴을 형성한다. 상기 콘택홀의 내벽, 플러그의 표면, 몰드막 패턴의 표면에 하부 전극용 도전막을 형성한다. 상기 하부 전극용 도전막이 형성된 반도체 기판의 전면에 상기 콘택홀을 채우도록 캡핑 절연막을 형성한다. 상기 캡핑 절연막을 습식식각하여 상기 콘택홀 내에 캡핑 절연막 패턴을 형성한다. 상기 몰드막 패턴의 표면을 식각정지점으로 하고, 상기 캡핑 절연막 패턴을 식각 보호막으로 하여 상기 하부 전극용 도전막을 건식 식각하여 셀별로 서로 분리된 커패시터의 실린더형 하부 전극을 형성한다. 본 발명은 콘택홀 내에 형성된 캡핑 절연막 내에 보이드가 없고, 상기 캡핑 절연막 패턴이 상기 하부 전극용 도전막의 건식 식각시 식각 보호막으로 작용하기 때문에, 상기 하부 전극용 도전막의 식각시 상기 몰드막 패턴의 소모량을 최소화시킬 수 있다.

Description

반도체 소자의 실린더형 커패시터 제조방법{Method for fabricating a cylinder type capacitor in a semiconductor memory device}

본 발명은 반도체 메모리 소자의 제조방법에 관한 것으로, 보다 상세하게는 반도체 메모리 소자의 실린더형 커패시터 제조방법에 관한 것이다.

일반적으로, 반도체 메모리 소자의 커패시터의 정전용량을 향상시키기 위해 실린더형의 3차원 구조로 커패시터를 형성하는 것이 유리하다. 그런데, 반도체 메모리 소자의 디자인 룰이 0.2㎛ 이하로 감소함에 따라 3차원 구조의 실린더형 커패시터를 형성할 때 많은 문제점이 있다.

도 1 내지 도 4는 종래 기술에 따른 반도체 메모리 소자의 실린더형 커패시터 제조방법을 설명하기 위하여 도시한 단면도들이다.

도 1을 참조하면, 반도체 기판(11), 예컨대 실리콘 기판 상에 층간 절연막(13)을 형성한다. 상기 층간 절연막(13)은 실리콘 산화막으로 형성한다. 상기 층간 절연막(13) 내에 플러그(15)를 형성한다. 상기 층간 절연막(13) 및 플러그(15) 상에 하부 몰드 산화막(17, lower mold oxide layer)을 형성한다. 상기 하부 몰드 산화막(17) 상에 식각 스톱퍼(19)를 형성한다. 상기 식각 스톱퍼는 질화막을 이용하여 형성한다. 상기 식각 스톱퍼(19) 상에 상부 몰드 산화막(21)을 형성한다.

도 2를 참조하면, 상기 상부 몰드 산화막(21), 식각 스톱퍼(19) 및 하부 몰드 산화막(17)을 패터닝하여 상기 플러그(15)를 노출시키는 콘택홀(22)을 형성한다. 이렇게 되면, 상기 상부 몰드 산화막(21), 식각 스톱퍼(19) 및 하부 몰드 산화막(17)은 각각 상부 몰드 산화막 패턴(21a), 식각 스톱퍼 패턴(19a) 및 하부 몰드산화막 패턴(17a)이 형성된다.

계속하여, 상기 콘택홀(22)이 형성된 반도체 기판(11)의 전면에 하부 전극용 폴리실리콘막(23)을 형성한다. 다음에, 상기 하부 전극용 폴리실리콘막(23)이 형성된 반도체 기판(11)의 전면에 상기 콘택홀(22)을 채우도록 캡핑 산화막(25)을 형성한다. 상기 캡핑 산화막(25) 내에는 보이드(26)가 형성되는데, 이는 반도체 메모리 소자가 고집적화되면서 상기 콘택홀(22)의 종횡비가 증가하기 때문이다.

도 3을 참조하면, 상기 상부 몰드 산화막 패턴(21a)의 표면을 식각정지점으로 하여 상기 캡핑 산화막(25) 및 하부 전극용 폴리실리콘막(23)을 화학기계적연마하여 캡핑 산화막 패턴(25a) 및 하부 전극(23a)을 형성한다.

도 4를 참조하면, 상기 캡핑 산화막 패턴(25a) 및 상부 몰드 산화막 패턴(21a)을 습식식각으로 제거함으로써 최종적으로 커패시터의 실린더형 하부 전극(23a)이 형성된다.

계속하여, 상기 실린더형의 하부 전극(23a)이 형성된 반도체 기판(11)의 전면에 유전체층(도시 안함) 및 상부 전극(도시 안함)을 형성함으로써 반도체 메모리 소자의 실린더형 커패시터를 완성한다.

그런데, 종래 기술은 상기 캡핑 산화막(25) 및 하부 전극용 폴리실리콘막(23)을 화학 기계적 연마할 때, 상기 캡핑 산화막(25)의 표면 균일도의 불량 및 캡핑 산화막(25) 내의 보이드(26)로 인하여 도 2에 도시한 "h" 만큼 상기 상부 몰드 산화막 패턴(21a)의 높이를 낮추어야 한다.

특히, 상기 캡핑 산화막(25)의 스텝 커버리지 불량으로 인해 발생하는 보이드(26)는 상기 캡핑 산화막(25) 및 하부 전극용 폴리실리콘막(23)을 화학 기계적연마할 때 연마 균일도 등에 영향을 미치기 때문에, 필연적으로 상기 상부 몰드 산화막 패턴(21a)을 많이 소모해야만 셀별로 하부 전극(23a)을 분리할 수 있게 된다. 이렇게 상기 상부 몰드 산화막 패턴(21a)의 높이가 낮아지면 최종적으로 하부 전극(23a)의 높이도 낮아져 커패시턴스값이 줄어들게 된다.

따라서, 본 발명이 이루고자 하는 기술적 과제는 상술한 문제점을 해결하여 상부 몰드 산화막 패턴의 소모를 최소화할 수 있는 반도체 메모리 소자의 실린더형 커패시터 제조방법을 제공하는 데 있다.

상기 기술적 과제를 달성하기 위하여, 본 발명의 반도체 메모리 소자의 실린더형 커패시터 제조방법은 반도체 기판 상의 층간 절연막 내에 플러그를 형성한 후, 상기 층간 절연막 상에 상기 플러그를 노출시키는 콘택홀을 모두 갖는 식각 스톱퍼 패턴 및 몰드막 패턴을 형성하는 것을 포함한다. 상기 콘택홀의 내벽, 플러그의 표면, 몰드막 패턴의 표면에 하부 전극용 도전막을 형성한다.

상기 하부 전극용 도전막이 형성된 반도체 기판의 전면에 상기 콘택홀을 채우도록 캡핑 절연막을 형성한다. 상기 캡핑 절연막을 습식식각하여 상기 콘택홀 내에 캡핑 절연막 패턴을 형성한다. 상기 몰드막 패턴의 표면을 식각정지점으로 하고, 상기 캡핑 절연막 패턴을 식각 보호막으로 하여 상기 하부 전극용 도전막을 건식 식각하여 셀별로 서로 분리된 커패시터의 실린더형 하부 전극을 형성한다.

다음에, 상기 캡핑 절연막 패턴 및 몰드막 패턴을 제거한 후, 상기 실린더형의 하부 전극이 형성된 반도체 기판의 전면에 유전체층 및 커패시터의 상부 전극을 형성한다.

상기 캡핑 절연막은 TOSZ(poly silazane)막으로 형성하는 것이 바람직하다. 상기 캡핑 절연막의 습식 식각은 상기 몰드막 패턴 상에 형성된 하부 전극용 도전막의 표면을 식각 저지점으로 하여 수행하는 것이 바람직하다. 상기 캡핑 절연막의 습식 식각으로 인하여 상기 콘택홀의 상부에 형성된 캡핑 절연막이 일부 식각될 수 있다. 상기 하부전극용 도전막의 건식식각시 상기 콘택홀에 매립된 캡핑 절연막 패턴은 식각될 수 있다.

상술한 바와 같이 본 발명은 콘택홀 내에 형성된 캡핑 절연막 내에 보이드가 없고, 상기 캡핑 절연막 패턴이 상기 하부 전극용 도전막의 건식 식각시 식각 보호막으로 작용하기 때문에, 상기 하부 전극용 도전막의 식각시 상기 몰드막 패턴의 소모량을 최소화시킬 수 있다.

이하, 첨부도면을 참조하여 본 발명의 실시예를 상세히 설명한다. 그러나, 다음에 예시하는 본 발명의 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 본 발명의 실시예는 당 업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위하여 제공되어지는 것이다. 도면에서 막 또는 영역들의 크기 또는 두께는 명세서의 명확성을 위하여 과장되어진 것이다.

도 5 내지 도 10은 본 발명에 의한 반도체 메모리 소자의 실린더형 커패시터 제조방법을 설명하기 위하여 도시한 단면도들이다.

도 5를 참조하면, 반도체 기판(100), 예컨대 실리콘 기판 상에 층간 절연막(102)을 형성한다. 상기 층간 절연막(102)은 실리콘 산화막으로 형성한다. 상기 층간 절연막(102) 내에 플러그(104)를 형성한다.

상기 층간 절연막(102) 및 플러그(104) 상에 하부 몰드막(106, lower mold layer)을 형성한다. 상기 하부 몰드막(106)은 산화막을 이용한다. 상기 하부 몰드막(106)은 후속의 커패시터의 실린더형의 하부 전극이 안정되게 형성되는데 도움을 주기 위하여 형성한다. 상기 하부 몰드막(106)은 필요에 따라 형성하지 않을 수도 있다.

상기 하부 몰드막(106) 상에 식각 스톱퍼(108)를 형성한다. 상기 식각 스톱퍼(108)는 상기 하부 몰드막(106)이나 층간 절연막(102)을 보호하기 위하여 형성한다. 상기 식각 스톱퍼(108)는 질화막을 이용하여 형성한다. 상기 식각 스톱퍼(108) 상에 상부 몰드막(110)을 형성한다. 상기 상부 몰드막(110)은 산화막을 이용하여 형성한다.

도 6을 참조하면, 상기 상부 몰드막(110), 식각 스톱퍼(108) 및 하부 몰드막(106)을 패터닝한다. 이렇게 되면, 상기 플러그(104)를 노출시키는 콘택홀(111)을 갖는 상부 몰드막 패턴(110a), 식각 스톱퍼 패턴(108a) 및 하부 몰드막 패턴(106a)을 형성한다.

도 7을 참조하면, 상기 콘택홀(111)이 형성된 반도체 기판(100)의 전면에 하부 전극용 도전막(112)을 형성한다. 상기 하부 전극용 도전막(112)은 상기 콘택홀(111)의 내벽, 플러그(104)의 표면, 상부 몰드막 패턴(110a)의 표면에 형성된다. 상기 하부 전극용 도전막(112)은 폴리실리콘막으로 형성한다.

다음에, 상기 하부 전극용 도전막(112)이 형성된 반도체 기판(100)의 전면에 상기 콘택홀(111)을 채우도록 캡핑 절연막(116)을 형성한다. 상기 캡핑 절연막(116)은 상기 콘택홀(111) 내에 보이드를 만들지 않고 상기 콘택홀(111)을 잘 메울 수 있는 막질을 이용한다. 아울러서, 상기 캡핑 절연막(116)은 후의 제거 공정시에 하부 전극용 도전막(112), 즉 폴리실리콘막과의 높은 식각 선택비를 가지는 막질을 이용한다. 본 실시예에서는 상기 캡핑 절연막(116)은 SOG(spin on glass)계열의 TOSZ(poly silazane)막을 이용한다.

도 8을 참조하면, 상기 캡핑 절연막(116)을 식각하여 상기 콘택홀(111) 내에 캡핑 절연막 패턴(116a)을 형성한다. 보다 상세하게는, 상기 상부 몰드막 패턴(110a) 상에 형성된 하부 전극용 도전막(112)의 표면을 식각 저지점으로 하여 상기 캡핑 절연막(116)을 습식식각한다. 이렇게 되면, 상기 상부 몰드막 패턴(110a) 상의 하부 전극용 도전막(112)의 표면에 형성된 캡핑 절연막(116)은 제거되고, 상기 콘택홀(111)의 상부에 형성된 캡핑 절연막(116)은 일부 식각되어 캡핑 절연막 패턴(116a)이 형성된다.

도 9를 참조하면, 상기 상부 몰드막 패턴(110a)의 표면을 식각정지점으로 하고, 상기 캡핑 절연막 패턴(116a)을 식각 보호막으로 하여 상기 하부 전극용 도전막(112)을 건식 식각 방법으로 식각하여 평탄화한다. 이렇게 되면, 콘택홀(111)에 매립된 캡핑 절연막 패턴(116a)은 상기 식각 과정에서 식각되어 높이가 많이 낮아지며, 상기 하부 전극용 도전막(112)은 식각되어 셀별로 서로 분리된 커패시터의 실린더형 하부 전극(112a)이 된다.

특히, 본 발명에서는 상기 콘택홀(111) 내에 형성된 캡핑 절연막(116) 내에 보이드가 없고, 상기 캡핑 절연막 패턴(116a)이 상기 하부 전극용 도전막(112)의 건식 식각시 식각 보호막으로 작용하기 때문에, 상기 하부 전극용 도전막(112)의 식각시 상기 상부 몰드막 패턴(110a)의 소모량을 최소화시킬 수 있다. 다시 말해, 본 발명에서는 상기 하부 전극용 도전막(112)의 식각시 종래 기술과 다르게 상기 상부 몰드막 패턴(110a)의 높이가 낮아지는 것이 최소화된다.

도 10을 참조하면, 상기 상부 몰드막 패턴(110a)을 산화막 식각액, 예컨대 불산 용액으로 제거한다. 이때, 상기 높이가 낮아진 캡핑 절연막 패턴(116a)도 동시에 제거된다. 다시 말해, 상기 상부 몰드막 패턴(110a)과 상기 높이가 낮아진 캡핑 절연막 패턴(116a)은 동시에 제거된다. 이렇게 되면, 최종적으로 커패시터의 실린더형 하부 전극(112a)이 형성된다.

도 11을 참조하면, 상기 하부 전극(112a)이 형성된 반도체 기판(100)의 전면에 유전체층(118) 및 상부 전극(120)을 순차적으로 형성함으로써 반도체 메모리 소자의 실린더형 커패시터를 완성한다.

상술한 바와 같이 본 발명은 상기 콘택홀 내에 형성된 캡핑 절연막 내에 보이드가 없고, 상기 캡핑 절연막 패턴이 상기 하부 전극용 도전막의 건식 식각시 식각 보호막으로 작용하기 때문에, 상기 하부 전극용 도전막의 식각시 상기 상부 몰드막 패턴의 소모량을 최소화시킬 수 있다.

이에 따라, 본 발명은 상기 하부 전극용 도전막의 식각시 종래 기술과 다르게 상기 상부 몰드막 패턴의 높이가 낮아지는 것을 최소화할 수 있어 실린더형 커패시터의 커패시턴스값의 저하를 최소화할 수 있다.

도 5 내지 도 11은 본 발명에 의한 반도체 메모리 소자의 실린더형 커패시터 제조방법을 설명하기 위하여 도시한 단면도들이다.

Claims

반도체 기판 상의 층간 절연막 내에 플러그를 형성하는 단계;

상기 층간 절연막 상에 상기 플러그를 노출시키는 콘택홀을 모두 갖는 식각 스톱퍼 패턴 및 몰드막 패턴을 형성하는 단계;

상기 콘택홀의 내벽, 플러그의 표면, 몰드막 패턴의 표면에 하부 전극용 도전막을 형성하는 단계;

상기 하부 전극용 도전막이 형성된 반도체 기판의 전면에 상기 콘택홀을 채우도록 캡핑 절연막을 형성하는 단계;

상기 캡핑 절연막을 습식식각하여 상기 콘택홀 내에 캡핑 절연막 패턴을 형성하는 단계;

상기 몰드막 패턴의 표면을 식각정지점으로 하고, 상기 캡핑 절연막 패턴을 식각 보호막으로 하여 상기 하부 전극용 도전막을 건식 식각하여 셀별로 서로 분리된 커패시터의 실린더형 하부 전극을 형성하는 단계;

상기 캡핑 절연막 패턴 및 몰드막 패턴을 제거하는 단계; 및

상기 실린더형의 하부 전극이 형성된 반도체 기판의 전면에 유전체층 및 커패시터의 상부 전극을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 메모리 소자의 실린더형 커패시터 제조방법.
제1항에 있어서, 상기 캡핑 절연막은 TOSZ(poly silazane)막으로 형성하는 것을 특징으로 하는 반도체 메모리 소자의 실린더형 커패시터 제조방법.
제1항에 있어서, 상기 캡핑 절연막의 습식 식각은 상기 몰드막 패턴 상에 형성된 하부 전극용 도전막의 표면을 식각 저지점으로 하여 수행하는 것을 특징으로 하는 반도체 메모리 소자의 실린더형 커패시터 제조방법.
제1항에 있어서, 상기 캡핑 절연막의 습식 식각으로 인하여 상기 콘택홀의 상부에 형성된 캡핑 절연막이 일부 식각되는 것을 특징으로 하는 반도체 메모리 소자의 실린더형 커패시터 제조방법.
제1항에 있어서, 상기 하부전극용 도전막의 건식식각시 상기 콘택홀에 매립된 캡핑 절연막 패턴은 식각되는 것을 특징으로 하는 반도체 메모리 소자의 실린더형 커패시터 제조방법.
제1항에 있어서, 상기 하부 전극용 도전막은 폴리실리콘막으로 형성하는 것을 특징으로 하는 반도체 메모리 소자의 실린더형 커패시터 제조방법.
제1항에 있어서, 상기 식각 스톱퍼 패턴의 하부에 하부 몰드막 패턴이 더 형성되어 있는 것을 특징으로 하는 반도체 메모리 소자의 실린더형 커패시터 제조방법.
제7항에 있어서, 상기 하부 몰드막 패턴은 산화막으로 형성하는 것을 특징으로 하는 반도체 메모리 소자의 실린더형 커패시터 제조방법.
제1항에 있어서, 상기 몰드막 패턴은 산화막을 이용하여 형성하는 것을 특징으로 하는 반도체 메모리 소자의 실린더형 커패시터 제조방법.