KR100258366B1 - 반도체 소자의 평탄화 방법 - Google Patents

반도체 소자의 평탄화 방법 Download PDF

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Abstract

본 발명은 반도체 소자의 평탄화방법에 관한 것으로, 특히 실린더형 캐패시터 구조에서 캐패시터의 높이를 증대시킴에 따라 발생하는 주변회로영역과 셀영역과의 단차를 제거할 수 있는 기술에 관한 것이다.
이를 위해 본 발명은 셀영역에 캐패시터를 형성하고 전표면에 제 1절연막을 형성하고 나서 주변회로영역에 제 1금속막패턴을 형성하고 전표면에 제 2절연막과 제 3절연막을 형성한 후, 주변회로영역과 셀영역과의 단차가 제거될 수 있을 정도의 제 2절연막이 남도록 전면식각하고 전표면에 제 2금속막패턴과 제 4절연막을 형성함으로서 실린더형 캐패시터 구조에서 캐패시터의 높이를 증대시킴에 따라 발생하는 주변회로영역과 셀영역과의 단차를 제거할 수 있어 소자의 제조공정을 단순화하는 반도체 소자의 평탄화방법을 제공한다.

Description

반도체 소자의 평탄화방법
본 발명은 반도체 소자의 평탄화방법에 관한 것으로, 특히 실린더형 캐패시터 구조에서 캐패시터의 높이를 증대시킴에 따라 발생하는 주변회로영역과 셀영역과의 단차를 제거할 수 있는 기술에 관한 것이다.
현재의 반도체 소자 특히 DRAM 제조공정에 있어서 집적화가 진행됨에 따라 단위셀의 메모리 캐패시터의 축전용량을 계속 높게 유지하기가 매우 어려워지고 있다. 그리하여 여러가지 방법이 강구되고 있는 상태이다.
도 1 은 종래 기술에 따른 반도체 소자의 평탄화 공정단면도이다.
먼저, 반도체 기판(10) 상부에 하부구조물로 게이트산화막(12)과 폴리실리콘패턴으로된 게이트전극(14), 산화막 재질의 제 1절연막(16)과 도전층(17) 및 산화막재질의 제 2절연막(18)을 순차적으로 형성한다.
다음, 상기 제 2절연막(18)에서 저장전극 콘택마스크를 이용하여 콘택으로 예정된 부분이 노출될때 까지 식각하여 저장전극 콘택홀(20)을 형성한 다음, 전표면에 폴리실리콘막을 형성하고 습식식각 공정을 거쳐 반도체 기판(10)과 접촉되는 실린더형 저장전극(22)을 형성한다.
그 다음, 상기 구조의 전표면에 산화막 재질의 제 3절연막(24)을 형성한 다음, 주변회로영역(a)과 셀영역(b)에 도전층 재질의 금속막패턴(26)을 형성한다.(도 1a 참조)
다음, 상기 주변회로영역(a)과 셀영역(b)의 전표면에 산화막 재질의 제 4절연막(28)을 형성한다.(도 1b 참조)
상기와 같은 종래 기술에 따르면, 실린더형 또는 스택(stack)형 캐패시터에서 축전용량을 증대시키기 위하여 가장 쉽게 사용할 수 있는 방법으로 캐패시터의 높이를 크게 하여 캐패시터에서 저장전극의 표면적을 늘리는 방법이 사용되어 왔다.
그러나, 이런 방법에서는 메모리 셀영역과 주변회로영역과의 단차가 증대되어 그 이후의 공정을 진행하기가 어려우며, 이로인한 CMP 등의 고비용, 고난도의 평탄화 기술이 필요할 뿐만 아니라 평탄화 공정 이후에 형성되는 상부 금속막패턴 아래의 하부 금속막패턴에 대한 콘택홀의 깊이가 깊어지게 되고 공정이 복잡하게 되어 결국 소자의 생산수율 및 신뢰성을 떨어뜨리게 된다.
이에, 본 발명은 상기한 문제점을 해결하기 위한 것으로 셀영역에 캐패시터를 형성하고 전표면에 제 1절연막을 형성하고 나서 주변회로영역에 제 1금속막패턴을 형성하고 전표면에 제 2절연막과 제 3절연막을 형성한 후, 주변회로영역과 셀영역과의 단차가 제거될 수 있을 정도의 제 2절연막이 남도록 전면식각하고 전표면에 제 2금속막패턴과 제 4절연막을 형성함으로서 실린더형 캐패시터 구조에서 캐패시터의 높이를 증대시킴에 따라 발생하는 주변회로영역과 셀영역과의 단차를 제거할 수 있어 소자의 제조공정을 단순화하는 반도체 소자의 평탄화방법을 제공하는데 그 목적이 있다.
도 1a 및 도 1b 는 종래 기술에 따른 반도체 소자의 평탄화 공정단면도
도 2a 내지 도 2f 는 본 발명에 따른 반도체 소자의 평탄화 제조공정도
<도면의 주요 부분에 대한 부호의 설명>
10, 30 : 반도체 기판 12, 32 : 게이트산화막
14, 34 : 게이트전극 16, 36 : 제 1절연막
18, 38 : 제 2절연막 20, 40 : 콘택홀
22, 42 : 저장전극 24, 44 : 제 3절연막
26, 46 : 제 1금속막패턴 28, 48 : 제 4절연막
50 : 제 5절연막 52 : 제 2금속막패턴
54 :제 6절연막 17, 37 : 도전층
a : 주변회로영역 b : 셀영역
상기 목적을 달성하기 위해 본 발명에 따르면,
소정의 하부구조물을 구비하는 반도체 기판 상부에 실린더형 저장전극을 형성하는 공정과,
상기 구조의 전표면에 제 1절연막을 형성하는 공정과,
상기 제 1절연막에서 주변회로영역에 제 1금속막패턴을 형성하는 공정과,
상기 구조의 전표면에 제 2절연막과 제 3절연막을 형성하는 공정과,
상기 제 3절연막에서 주변회로영역과 셀영역과의 단차가 제거될 수 있을 정도의 제 2절연막이 남도록 전면식각하는 공정과,
상기 구조의 전표면에 제 2금속막패턴과 제 4절연막을 순차적으로 형성하는 공정을 구비한다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 반도체 소자의 평탄화방법에 대하여 상세히 설명을 하기로 한다.
도 2a 내지 도 2f 는 본 발명에 따른 반도체 소자의 평탄화 제조공정도이다.
먼저, 반도체 기판(30) 상부에 하부구조물로 게이트산화막(32)과 폴리실리콘패턴으로된 게이트전극(34), 산화막 재질의 제 1절연막(36)과 도전층(37) 및 산화막 재질의 제 2절연막(38)을 순차적으로 형성한다.
이 때, 상기 반도체 기판(30)에서 주변회로영역(a)과 셀영역(b)으로 나누어진다.
다음, 상기 제 2절연막(38)에서 저장전극 콘택마스크를 이용하여 콘택으로 예정된 부분이 노출될때 까지 식각하여 저장전극 콘택홀(40)을 형성한 다음, 전표면에 폴리실리콘막을 형성하고 습식식각 공정을 거쳐 반도체 기판(30)과 접촉되는 폴리실리콘막패턴으로된 실린더형 저장전극(42)을 형성한다.(도 2a 참조)
그 다음, 상기 구조에서 셀영역(b)에 형성된 저장전극(42)에 의해 주변회로영역(a)과 셀영역(b)과의 단차를 제거하기 위해 전표면에 제 3절연막(44)을 형성한다.
이 때, 상기 제 3절연막(44)은 비.피.에스.지(BoroPhosphoSilicate Glass 이하, BPSG)막으로 형성한다.(도 2b 참조)
다음, 상기 제 3절연막(44)에서 주변회로영역(a)에 제 1금속막패턴(46)을 형성한다.
이 때, 상기 제 1금속막패턴(46)의 패턴간격을 촘촘하게 배열하여 형성함으로서 제 1금속막패턴(46) 상부에 단층의 절연막을 형성할 수도 있게 한다.(도 2c 참조)
그 다음, 상기 구조의 전표면에 셀영역(b)의 단차를 극복하고 층간절연을 위한 제 4절연막(48)과 평탄화를 위하여 평탄화 특성이 우수한 희생막으로 제 5절연막(50)을 순차적으로 형성한다.
이 때, 상기 제 4절연막(48)은 산화막의 재질로 상기 제 1금속막패턴(46)의 두께 보다 크게 형성하며, 상기 제 5절연막(50)은 에스.오지(Spin On Glass 이하, SOG)막으로 형성한다.(도 2d 참조)
다음, 상기 제 5절연막(50)에서 주변회로영역(a)과 셀영역(b)과의 단차가 제거될 수 있을 정도의 제 4절연막(48)이 남도록 전면식각한다.(도 2e 참조)
그 다음, 상기 구조의 전표면에 제 2금속막패턴(52)과 산화막 재질의 제 6절연막(54)을 순차적으로 형성한다.
이 때, 상기 주변회로영역(a)과 셀영역(b)과의 단차가 제거됨으로서 캐패시터의 금속막패턴을 2층으로 나누어서 형성할 수 있으므로 반도체 소자의 고집적화가 되면서 금속막패턴의 선폭이 줄어들게 되어 설계시 발생되는 난점을 극복할 수 있게 된다.(도 2f 참조)
상기한 바와같이 본 발명에 따르면, 셀영역에 캐패시터를 형성한 다음, 절연막을 형성하고 금속막패턴을 주변회로영역에만 형성함으로서 실린더형 캐패시터 구조에서 캐패시터의 높이를 증대시킴에 따라 발생하는 주변회로영역과 셀영역과의 단차를 제거할 수 있어 제조공정을 단순화하여 소자의 생산수율 및 신뢰성을 향상시키는 이점이 있다.

Claims (3)

  1. 소정의 하부구조물을 구비하는 반도체 기판 상부에 실린더형 저장전극을 형성하는 공정과,
    상기 구조의 전표면에 제 1절연막을 형성하는 공정과,
    상기 제 1절연막에서 주변회로영역에 제 1금속막패턴을 형성하는 공정과,
    상기 구조의 전표면에 제 2절연막과 제 3절연막을 형성하는 공정과,
    상기 제 3절연막에서 주변회로영역과 셀영역과의 단차가 제거될 수 있을 정도의 제 2절연막이 남도록 전면식각하는 공정과,
    상기 구조의 전표면에 제 2금속막패턴과 제 4절연막을 순차적으로 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 소자의 평탄화방법.
  2. 제 1 항에 있어서, 상기 제 1절연막은 BPSG막으로 형성하고, 상기 제 2절연막의 두께는 상기 제 1금속막패턴의 두께 보다 크게 형성하며, 상기 제 3절연막은 SOG막으로 형성된 것을 특징으로 하는 반도체 소자의 평탄화방법.
  3. 제 1 항에 있어서, 상기 주변회로 영역에 제 1금속막패턴 형성시 패턴간의 간격을 일정 배열형태로 형성된 것을 특징으로 하는 반도체 소자의 평탄화방법.
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