KR19990061144A - 반도체 소자의 캐패시터 형성방법 - Google Patents

Abstract

본 발명은 반도체소자의 캐패시터 형성방법에 관한 것으로, 반도체기판 상부에 평탄화막을 형성하고, 그 상부에 상기 평탄화막과 식각선택비를 갖는 층간절연막을 형성하고, 전하저장전극 콘택으로 예정되는 부분의 층간절연막 및 평탄화막을 제거하여 전하저장전극 콘택홀을 형성한 다음, 도전층으로 매립하여 콘택 플러그를 형성하고, 그 상부에 상기 층간절연막과 식각선택비를 갖는 절연막을 형성한 다음, 전하저장전극으로 예정되는 부분을 선택적으로 식각하여 제거한 후 전하저장전극을 형성함으로써 전하저장전극 사이에 마이크로 필라멘트성 브리지가 생성되는 것을 방지하고, 공정 수율 및 패키지 수율을 향상시키는 기술이다.

Description

반도체소자의 캐패시터 형성방법

본 발명은 반도체소자의 캐패시터 형성방법에 관한 것으로, 특히 전하저장전극 콘택 플러그를 형성하고, 상기 콘택 플러그와 접속되는 전하저장전극이 형성될 부분의 절연막을 선택적으로 제거하여 절연막 패턴을 형성한 다음, 실린더형 전하저장전극을 형성하여 캐패시터의 정전용량을 증가시키는 기술에 관한 것이다.

최근 반도체소자의 고집적화 추세에 따라 셀 크기가 감소되어 충분한 정전용량을 갖는 캐패시터를 형성하기가 어려워지고 있으며, 특히 하나의 모스 트랜지스터와 캐패시터로 구성되는 디램 소자는 반도체기판 상에 세로 및 가로 방향으로 워드선들과 비트선들이 직교배치되어 있으며, 두개의 게이트에 걸쳐 캐패시터가 형성되어 있고, 상기 캐패시터의 중앙에 콘택홀이 형성되어 있다.

이때, 상기 캐패시터는 주로 다결정실리콘을 도전체로 하여 산화막, 질화막 또는 그 적층막인 오.엔.오.(oxide-nitride-oxide)막을 유전체로 사용하고 있는데, 칩에서 많은 면적을 차지하는 캐패시터의 정전용량을 크게 하면서, 면적을 줄이는 것이 디램소자의 고집적화에 중요한 요인이 된다.

따라서, C=(ε0 × εr × A) / T (여기서, ε0 은 진공 유전율(permitivity of vaccum), εr 은 유전막의 유전상수(dielectric constant), A 는 캐패시터의 표면적, T 는 유전막의 두께) 로 표시되는 캐패시터의 정전용량(C)을 증가시키기 위하여 유전상수가 높은 물질을 유전체로 사용하거나, 유전막을 얇게 형성하거나 또는 캐패시터의 표면적을 증가시키는 증가시키는 등의 방법이 있다.

이하, 첨부된 도면을 참고로 하여 종래기술에 따른 반도체소자의 캐패시터 형성방법에 대하여 상세히 설명하기로 한다.

도 1a 및 도 1b 는 종래기술에 따른 반도체소자의 캐패시터 형성방법을 도시한 단면도이다.

먼저, 모스 전계효과 트랜지스터(도시안됨) 등이 형성되어 있는 반도체기판(11) 상부에 스텝커버리지(step-coverage)가 우수한 비.피.에스.지.(boro phospho silicate glass, 이하 BPSG 라 함) 등으로 평탄화막(13)을 형성한다.

다음, 상기 평탄화막(13) 상부에 산화막으로 층간절연막(15)을 형성한다.

그 다음, 전하저장전극 콘택 마스크(도시안됨)를 이용한 식각공정으로 상기 층간절연막(15) 및 평탄화막(13)을 제거하여 전하저장전극 콘택홀을 형성한다.

다음, 상기 전하저장전극 콘택홀에 제1도전층을 매립하여 콘택 플러그(17)를 형성한다.

그 다음, 상기 콘택 플러그(17)와 접촉되는 제2도전층(19)을 형성하고, 그 상부에 산화막(21)을 형성한다.

다음, 전하저장전극 마스크를 사용한 식각공정으로 상기 산화막(21) 및 제2도전층(19)을 패터닝한다.

그 다음, 상기 구조 상부에 제3도전층(23)을 형성하고, 전면식각공정을 실시하여 상기 산화막(21) 패턴 및 제2도전층(19) 패턴의 측벽에 제3도전층(23) 스페이서를 형성한다. (도 1a참조)

다음, 상기 산화막(21) 패턴을 제거하여 실린더형 전하저장전극을 형성한다.

그리고, 상기 구조에 유전막 및 플레이트 전극(25)을 형성한다. (도 1b참조)

그러나, 상기와 같은 종래기술에 따른 반도체소자의 전하저장전극 제조방법은, 다램의 고집적화에 따라 전하저장전극 사이의 스페이스가 줄어들면서 캐패시터 패터닝시 ⓐ 와 같은 마이크로 필라멘트성 브리지(micro filament bridge)를 유발하여 웨이퍼 레벨 테스트(wafer level test)시 비트 페일(bit fail)로서 공정 수율 저하를 가져오기도 하고, 좀처럼 웨이퍼 레벨 테스트에서 나타나지 않고, 에셈블리 사이트(assembly site)에서 리플레쉬(reflesh)성 페일로 인하여 패키지 수율의 저하를 유발하는 문제점이 있다.

본 발명은 상기한 종래기술의 문제점을 해결하기 위하여, 전하저장전극 콘택 플러그를 형성하고, 상기 콘택 플러그와 접속되는 전하저장전극이 형성될 부분의 절연막을 선택적으로 제거하여 절연막 패턴을 형성한 다음, 실린더형 전하저장전극을 형성하여 전하저장전극의 필리멘트성 마이크로 브리지가 발생되는 것을 방지하여 그에 따른 반도체소자의 공정 수율을 향상시키는 반도체소자의 캐패시터 형성방법을 제공하는데 그 목적이 있다.

도 1a 및 도 1b 는 종래기술에 따른 반도체소자의 캐패시터 형성방법을 도시한 단면도.

도 2a 내지 도 2e 는 본 발명에 따른 반도체소자의 캐패시터 형성방법을 도시한 단면도.

◈ 도면의 주요부분에 대한 부호의 설명

11, 12 : 반도체기판 13, 14 : 평탄화막

15, 16 : 층간절연막 17, 18 : 콘택 플러그

19, 22 : 제2도전층 20, 21 : 제1절연막

23 : 제3도전층 24 : 제2절연막

25, 28 : 플레이트 전극 26 : 유전막

이상의 목적을 달성하기 위하여 본 발명에 따른 반도체소자의 저장전극 형성방법은,

반도체기판 상부에 전하저장전극 콘택홀을 구비하는 제1절연막 패턴을 형성하는 공정과,

상기 전하저장전극 콘택홀을 매립하는 콘택 플러그를 형성하는 공정과,

상기 콘택 플러그 및 상기 콘택 플러그 주변의 제1절연막 패턴을 노출시키는 제2절연막 패턴을 형성하는 공정과,

상기 구조 상부에 도전층을 형성하는 공정과,

상기 도전층 상부에 제3절연막을 형성하는 공정과,

상기 제2절연막 패턴이 노출될 때까지 제3절연막 및 도전층을 제거하여 상기 콘택 플러그와 접촉되는 도전층 패턴을 형성하는 공정과,

상기 제3절연막 및 제2절연막 패턴을 완전히 제거하여 실린더형 전하저장전극 패턴을 형성하는 공정을 포함하는 것을 특징으로 한다.

이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.

도 2a 내지 도 2e 는 본 발명에 따른 반도체소자의 저장전극 형성방법을 도시한 단면도이다.

먼저, 모스 전계효과 트랜지스터(도시안됨), 비트라인 등이 형성되어 있는 반도체기판(12) 상부에 평탄화막(14)을 형성한다.

다음, 상기 평탄화막(14) 상부에 상기 평탄화막(14)과 식각선택비를 갖는 층간절연막(16)을 형성한다. 상기 평탄화막(14)은 산화막으로 형성하고, 층간절연막(16)은 질화막을 사용하여 형성한다.

그 다음, 상기 반도체기판(12)에서 전하저장전극 콘택으로 예정되어 있는 부분 상측의 평탄화막(14) 및 층간절연막(16)을 제거하여 전하저장전극 콘택홀(도시안됨)을 형성한다.

그 다음, 상기 전하저장전극 콘택홀을 제1도전층으로 매립하여 콘택 플러그(18)를 형성한다.

다음, 상기 구조 상부에 상기 층간절연막(16)과 식각선택비를 갖는 산화막 등을 사용하여 제1절연막(20)을 형성한다. (도 2a참조)

그 다음, 상기 제1절연막(20)을 선택적으로 식각하여 콘택 플러그(18)를 노출시키는 동시에 전하저장전극으로 예정되는 부분을 노출시킨다. (도 2b참조)

다음, 상기 구조 상부에 상기 콘택 플러그(18)와 접촉되는 제2도전층(22)을 전면적으로 형성한다.

그 다음, 상기 구조 상부에 제2절연막(24)을 형성한다. (도 2c참조)

다음, 상기 제2절연막(24) 및 제2도전층(22)을 상기 제1절연막(20)이 노출될 때까지 전면식각공정으로 제거한다. (도 2d참조)

그 다음, 상기 제1절연막(20) 및 제2절연막(24)을 제거하여 전하저장전극을 형성한다.

그리고, 상기 전하저장전극의 전면에 유전막(26) 및 플레이트 전극용 도전체(28)를 형성한다. (도 2e참조)

이상에서 설명한 바와 같이 본 발명에 따른 반도체소자의 캐패시터 형성방법은, 반도체기판 상부에 평탄화막을 형성하고, 그 상부에 상기 평탄화막과 식각선택비를 갖는 층간절연막을 형성하고, 전하저장전극 콘택으로 예정되는 부분의 층간절연막 및 평탄화막을 제거하여 전하저장전극 콘택홀을 형성한 다음, 도전층으로 매립하여 콘택 플러그를 형성하고, 그 상부에 상기 층간절연막과 식각선택비를 갖는 절연막을 형성한 다음, 전하저장전극으로 예정되는 부분을 선택적으로 식각하여 제거한 후 전하저장전극을 형성함으로써 전하저장전극 사이에 마이크로 필라멘트성 브리지가 생성되는 것을 방지하고, 공정 수율 및 패키지 수율을 향상시키는 이점이 있다.

Claims (2)

1. 반도체기판 상부에 전하저장전극 콘택홀을 구비하는 제1절연막 패턴을 형성하는 공정과,

   상기 전하저장전극 콘택홀을 매립하는 콘택 플러그를 형성하는 공정과,

   상기 콘택 플러그 및 상기 콘택 플러그 주변의 제1절연막 패턴을 노출시키는 제2절연막 패턴을 형성하는 공정과,

   상기 구조 상부에 도전층을 형성하는 공정과,

   상기 도전층 상부에 제3절연막을 형성하는 공정과,

   상기 제2절연막 패턴이 노출될 때까지 제3절연막 및 도전층을 제거하여 상기 콘택 플러그와 접촉되는 도전층 패턴을 형성하는 공정과,

   상기 제3절연막 및 제2절연막 패턴을 완전히 제거하여 실린더형 전하저장전극 패턴을 형성하는 공정을 포함하는 반도체소자의 캐패시터 형성방법.
2. 제 1 항에 있어서,

   상기 제1절연막 패턴은 평탄화막인 산화막과 식각방지막인 질화막의 적층구조로 형성되어 있는 것을 특징으로 하는 반도체소자의 캐패시터 형성방법.