KR100351914B1 - 엠디엘 소자의 제조 방법 - Google Patents

Abstract

본 발명은 MDL(Merged DRAM Logic)소자의 DRAM 커패시터를 형성하기 위한 패터닝 공정시에 베리어 폴리층을 사용하여 누설 전류의 발생을 억제할 수 있도록한 엠디엘 소자의 제조 방법에 관한 것으로, 셀 트랜지스터 및 그의 일측 전극에 콘택되는 플러그를 포함하는 전면에 제 1 도우프드 폴리 실리콘층을 형성하는 단계;상기 제 1 도우프드 폴리 실리콘층상에 캡 절연층, 희생 폴리실리콘층, 표면 반사 방지막을 차례로 형성하는 단계;포토레지스트 패턴층을 형성하여 이를 마스크로 하여 표면 반사 방지막,희생 폴리실리콘층,캡 절연층을 선택적으로 식각하는 단계;상기 패터닝된 캡 절연층을 마스크로 제 1 도우프드 폴리 실리콘층을 선택적으로 패터닝하여 제 1 폴리 패턴층을 형성하는 단계;상기 패터닝된 캡 절연층을 포함하는 전면에 제 2 도우프드 폴리 실리콘층을 형성하고 에치백하여 제 2 폴리 패턴층을 형성하는 단계;상기 캡 절연층을 제거하고 제 1,2 폴리 패턴층의 표면에 유전층을 형성하는 단계;상기 유전층을 포함하는 전면에 제 3 도우프 폴리 실리콘층을 형성하고 선택적으로 패터닝하는 단계를 포함하여 이루어진다.

Description

엠디엘 소자의 제조 방법{Method for fabricating Merged DRAM ＆ Logic device}

본 발명은 MDL(Merged DRAM Logic)소자의 제조에 관한 것으로, 특히 DRAM 커패시터를 형성하기 위한 패터닝 공정시에 베리어 폴리층을 사용하여 누설 전류의 발생을 억제할 수 있도록한 엠디엘 소자의 제조 방법에 관한 것이다.

반도체 소자의 집적도가 증가함에 따라 소비자의 다양한 욕구에 부응하기 위하여 시스템 온 칩(system on chip) 제품의 전 단계로서 메모리와 로직이 하나의 칩에 머지되는 형태의 복합 칩(MDL;Merged DRAM on Logic)이 탄생하게 되었다.

이 MDL 복합 칩은 개별적인 메모리 제품과 로직 제품을 하나의 칩 안에 구현하기 때문에 소형화, 저전력화, 고속화 및 낮은 EMI(electro magnetic interferance) 노이즈 실현이 가능하다는 등의 장점을 지녀, 최근 많은 분야에서 이의 개발과 관련된 연구가 활발하게 진행되고 있다.

그러나 상기 특성을 갖는 MDL을 형성하기 위해서는 소자 제조시 메모리 제품을 형성하기 위한 공정과 로직회로를 형성하기 위한 공정을 동시에 고려해 주어야 하는 어려움이 있다.

이하, 첨부된 도면을 참고하여 종래 기술의 MDL 소자의 DRAM 커패시터 형성 공정에 관하여 설명하면 다음과 같다.

도 1a내지 도 1f는 일반적인 MDL 소자의 DRAM 커패시터 형성을 위한 공정 단면도이고, 도 2a내지 도 2c는 종래 기술의 MDL 소자의 DRAM 커패시터 형성시의 누설 전류 발생 부분을 나타낸 단면도이다.

종래 기술의 엠디엘 소자의 DRAM 형성은 먼저, 도 1a에서와 같이, 셀 트랜지스터 및 셀트랜지스터의 일측 불순물 영역에 콘택되는 비트라인이 형성된 기판상에층간 절연층(1) 및 2500Å의 두께의 HLD(High Temperature Low Pressure Deposition) 절연층(2)을 형성한다.

여기서, 셀 트랜지스터의 타측 불순물 영역에 콘택되는 하부 플러그층 및 상부 플러그층이 형성된다.

이 플러그층들은 스토리지 노드를 콘택시키기 위한 층들이다.

그리고 전면에 커패시터의 하부 전극층을 형성하기 위한 제 1 도우프드 폴리실리콘층(3)을 1000Å의 두께로 형성한다.

이어, 상기 제 1 도우프드 폴리 실리콘층(3)상에 6000Å 두께의 PSG(Phosphorus Silicate Glass)를 증착하여 캡층(4)을, 700Å 두께의 표면 반사 방지막(5)을 차례로 형성한다.

그리고 상기 표면 반사 방지막(5)상에 6300Å 두께의 포토레지스트 패턴(6)층을 형성한다.

이어, 도 1b에서와 같이, 상기 포토레지스트 패턴(6)을 마스크로 하여 표면 반사 방지막(5),캡층(4)을 선택적으로 식각한다.

그리고 도 1c에서와 같이, 상기 패터닝된 캡 패턴층(4a)을 마스크로 하여 제 1 도우프드 폴리 실리콘층(3)을 선택적으로 식각하여 제 1 폴리 패턴층(3a)을 형성한다.

상기 제 1 폴리 패턴층(3a)은 상부 플러그층에 콘택된다.

여기서, 각각의 식각 공정후에는 세정 단계를 수행한다. 현재, 표면 반사 방지막의 식각은 TEL8500에서 1500mt/1200W/25CHF₃/1500Ar/150CHF₃의 조건으로 16" 진행을 하고 캡층으로 사용되는 PSG는 IEM 장비에서 50mt / 1000W / 1000W / 12C₄F₈/ 402 / 400Ar의 조건으로 105" 진행을 한다.

이어, 도 1d에서와 같이, 전면에 제 2 도우프드 폴리 실리콘층을 700Å의 두께로 형성하고 에치백하여 상기 캡 패턴층(4a) 및 제 1 폴리 패턴층(3a)의 측면에 제 2 폴리 패턴층(7)을 형성한다.

제 2 폴리 패턴층(7)을 형성하기 위한 공정을 TCP 9400장비에서 압력을 5~7mT, 최고 파워(Top Power)는 200~400W, 최저 파워(Bottom Power)는 80~150W, C1₂Gas 유입량은 40~130scc, N₂Gas 유입량은 2~7sccm, 0₂Gas 유입량은 2~7sccm 정도의 범위를 가지는 조건으로 진행한다.

그리고 도 1e에서와 같이, 습식 식각 공정으로 캡 패턴층(4a)을 제거하여 크라운 구조의 실린더층(3a)(7)을 형성한다.

이와 같은 실린더층은 MDL 소자의 DRAM 커패시터의 하부 전극으로 사용하기 위한 것이다.

이어, 도 1f에서와 같이, 상기 실린더층(3a)(7)의 표면에 ONO 구조의 유전층(8)을 형성하고 전면에 제 3 도우프드 폴리실리콘층을 형성한후에 선택적으로 패터닝하여 커패시터 상부 전극(9)을 형성한다.

상기에서 설명한 공정 단계는 이상적인 예를 설명한 것으로, 실제로 MDL(Merged DRAM Logic) 디바이스는 한 Die에 로직부와 DRAM부를 동시에 형성시킴에 따라 캡층 즉, TG CAP PSG 건식각을 실시하면 TG CAP 프로파일이 불량하게 형성된다.

즉, 도 2a에서와 같이, 양산 DRAM에서 사용하는 조건으로 TG CAP Etch를 실시할 경우 TG CAP 프로파일이 불량하게 형성되는데, 이는 웨이퍼내에서 PR MASK로 클로즈되는 면적이 DRAM 디바이스보다 10배 이상 면적이 작아짐에 따라 TG CAP PSG 건식각시 발생하는 0₂(SiO₂+ F ⇒ SiF + O₂)에 의해 PR의 손실이 많아지기 때문에 발생하는 것이다.

이 상태에서 도 2b에서와 같이, 제 2 도우프드 폴리 실리콘층을 증착한후에 에치백을 실시하게 되면 불완전한 형태의 제 2 폴리 패턴층(7)이 형성된다.

이와 같은 문제는 캡층으로 사용하는 PSG와 PR과의 선택비가 낮아져 에지 부분에서 PR의 손실이 많아지기 때문이다.

따라서, 커패시터 하부 전극의 프로파일이 수직 형상이 아니라 슬로프를 갖고 형성되고 불균일한 형태를 갖게 된다.

그리고 도 2c에서와 같이, 캡 패턴층(4a)을 제거하기 위한 습식 식각 공정시에 입구가 좁아져 식각율이 저하된다.

유전층(8), 커패시터 상부 전극(9)을 형성하는데, 커패시터 상부 전극을 형성하기 위한 제 3 도우프드 폴리 실리콘층을 증착하는 공정시에 보이드 발생 확률이 높다.

또한, (가)부분에서와 같이, 커패시터의 단부에서 누설전류 경로가 형성될수 있다.

그러나 이와 같은 종래 기술의 MDL 소자의 DRAM 커패시터의 형성 방법은 다음과 같은 문제가 있다.

웨이퍼내에서 PR MASK로 클로즈되는 면적이 통상적인 DRAM 디바이스보다 10배 이상 면적이 작아짐에 따라 TG CAP PSG 건식각시 발생하는 O₂에 의해 PR 패턴의 손실이 많아져 후속되는 하부 전극층의 패턴 프로파일이 불균일해진다.

이는 커패시터 상부 전극을 형성하기 위한 폴리 실리콘층을 증착하는 공정시에 보이드 발생 확률을 증가시키고, 커패시터의 단부에서 누설전류 경로가 형성될 수 있어 소자의 특성을 저하시킨다.

본 발명은 이와 같은 종래 기술의 문제를 해결하기 위한 것으로, MDL(Merged DRAM Logic)소자의 DRAM 커패시터를 형성하기 위한 패터닝 공정시에 베리어 폴리층을 사용하여 누설 전류의 발생을 억제할 수 있도록한 엠디엘 소자의 제조 방법을 제공하는데 그 목적이 있다.

도 1a내지 도 1f는 일반적인 MDL 소자의 DRAM 커패시터 형성을 위한 공정 단면도

도 2a내지 도 2c는 종래 기술의 MDL 소자의 DRAM 커패시터 형성시의 누설 전류 발생 부분을 나타낸 단면도

도 3a내지 도 3g는 본 발명에 따른 MDL 소자의 DRAM 커패시터 형성을 위한 공정 단면도

도면의 주요 부분에 대한 부호의 설명

31. 층간 절연층 32. HLD 절연층

33. 제 1 도우프드 폴리 실리콘층 34. 캡층

35. 희생 폴리실리콘층 36. 반사 방지막

37. 포토레지스트 패턴층 38. 제 2 폴리 패턴층

39. 유전층 40. 상부 전극

이와 같은 목적을 달성하기 위한 본 발명에 따른 엠디엘 소자의 제조 방법은 셀 트랜지스터 및 그의 일측 전극에 콘택되는 플러그를 포함하는 전면에 제 1 도우프드 폴리 실리콘층을 형성하는 단계;상기 제 1 도우프드 폴리 실리콘층상에 캡 절연층, 희생 폴리실리콘층, 표면 반사 방지막을 차례로 형성하는 단계;포토레지스트패턴층을 형성하여 이를 마스크로 하여 표면 반사 방지막,희생 폴리실리콘층,캡 절연층을 선택적으로 식각하는 단계;상기 패터닝된 캡 절연층을 마스크로 제 1 도우프드 폴리 실리콘층을 선택적으로 패터닝하여 제 1 폴리 패턴층을 형성하는 단계;상기 패터닝된 캡 절연층을 포함하는 전면에 제 2 도우프드 폴리 실리콘층을 형성하고 에치백하여 제 2 폴리 패턴층을 형성하는 단계;상기 캡 절연층을 제거하고 제 1,2 폴리 패턴층의 표면에 유전층을 형성하는 단계;상기 유전층을 포함하는 전면에 제 3 도우프 폴리 실리콘층을 형성하고 선택적으로 패터닝하는 단계를 포함하여 이루어지는 것을 특징으로 한다.

이하, 첨부된 도면을 참고하여 본 발명에 따른 엠디엘 소자의 제조 방법에 관하여 상세히 설명하면 다음과 같다.

도 3a내지 도 3g는 본 발명에 따른 MDL 소자의 DRAM 커패시터 형성을 위한 공정 단면도이다.

본 발명에 따른 엠디엘 소자의 DRAM 형성은 먼저, 도 3a에서와 같이, 셀 트랜지스터 및 셀트랜지스터의 일측 불순물 영역에 콘택되는 비트라인이 형성된 기판상에 층간 절연층(31) 및 2500Å의 두께의 HLD(High Temperature Low Pressure Deposition) 절연층(32)을 형성한다.

여기서, 셀 트랜지스터의 타측 불순물 영역에 콘택되는 하부 플러그층 및 상부 플러그층이 형성된다.

이 플러그층들은 스토리지 노드를 콘택시키기 위한 층들이다.

그리고 전면에 커패시터의 하부 전극층을 형성하기 위한 제 1 도우프드 폴리실리콘층(33)을 800 ~ 1200Å의 두께로 형성한다.

이어, 상기 제 1 도우프드 폴리 실리콘층(33)상에 5500 ~ 6500Å 두께의 PSG(Phosphorus Silicate Glass)를 증착하여 캡층(34)을, 800 ~ 1200Å 두께의 희생 폴리실리콘층(35)을, 600 ~ 800Å 두께의 표면 반사 방지막(36)을 차례로 형성한다.

그리고 상기 표면 반사 방지막(36)상에 6200 ~ 6500Å 두께의 포토레지스트 패턴(37)층을 형성한다.

이어, 도 3b에서와 같이, 상기 포토레지스트 패턴(37)을 마스크로 하여 표면 반사 방지막(36), 희생 폴리 실리콘층(35)을 선택적으로 식각하여 반사 방지 패턴층(36a), 희생 폴리 패턴층(35a)을 형성한다.

그리고 도 3c에서와 같이, 캡층(34)을 선택적으로 식각하여 캡 패턴층(34a)을 형성한다.

이와 같이 캡 패턴층(34a)을 형성하기 위한 식각 공정시에 캡 패턴층의 상부를 희생 폴리 패턴층(35a)이 차단 역할을 하여 에지 부분에서의 슬로프는 발생하지 않는다.

이어, 도 3d에서와 같이, 상기 패터닝된 캡 패턴층(34a)을 마스크로 하여 제 1 도우프드 폴리 실리콘층(33)을 선택적으로 식각하여 제 1 폴리 패턴층(33a)을 형성한다.

상기 제 1 폴리 패턴층(33a)은 상부 플러그층에 콘택되고, 희생 폴리 패턴층(35a)은 제 1 폴리 패턴층(33a) 형성시에 완전히 제거된다.

여기서, 각각의 식각 공정후에는 세정 단계를 수행한다. 현재, 표면 반사 방지막의 식각은 TEL8500에서 1500mt/1200W/25CHF3/1500Ar/150CHF3의 Recipe로 16" 진행을 하고 캡층으로 사용되는 PSG는 IEM 장비에서 50mt / 1000W / 1000W / 12C4F8 / 402 / 400Ar의 Recipe로 105" 진행을 한다.

이어, 도 3e에서와 같이, 전면에 제 2 도우프드 폴리 실리콘층을 550 ~ 800Å의 두께로 형성하고 에치백하여 상기 캡 패턴층(34a) 및 제 1 폴리 패턴층(33a)의 측면에 제 2 폴리 패턴층(38)을 형성한다.

제 2 폴리 패턴층(38)을 형성하기 위한 공정을 TCP 9400장비에서 압력을 5~7mT, 최고 파워(Top Power)는 200~400W, 최저 파워(Bottom Power)는 80~150W, C1₂Gas 유입량은 40~130scc, N₂Gas 유입량은 2~7sccm, 0₂Gas 유입량은 2~7sccm 정도의 범위를 가지는 조건으로 진행한다.

그리고 도 3f에서와 같이, 습식 식각 공정으로 캡 패턴층(34a)을 제거하여 크라운 구조의 실린더층(33a)(38)을 형성한다.

이와 같은 실린더층은 MDL 소자의 DRAM 커패시터의 하부 전극으로 사용하기 위한 것이다.

이어, 도 3g에서와 같이, 상기 실린더층(33a)(38)의 표면에 ONO 구조의 유전층(39)을 형성하고 전면에 제 3 도우프드 폴리실리콘층을 형성한후에 선택적으로 패터닝하여 커패시터 상부 전극(40)을 형성한다.

이와 같은 본 발명에 따른 엠디엘 소자의 제조 방법은 희생 폴리 패턴층이상부에 있는 상태에서 캡층을 식각하여 에지 부분의 프로파일이 슬로프화되는 것을 막는다.

또한, 하부의 제 1 폴리 패턴층의 식각시에 희생 폴리 패턴층이 제거되어 별도의 추가 제거 공정이 필요하지 않다.

즉, 희생 폴리 패턴층과 캡층으로 사용된 PSG층과의 식각 선택비가 20:1 정도에 이르기 때문에 희생 폴리 패턴층이 충분한 식각 베리어 역할을 한다.

이와 같은 본 발명에 따른 엠디엘 소자의 제조 방법은 다음과 같은 효과가 있다.

캡층으로 사용되는 PSG층의 식각시에 식각 베리어 역할을 하는 희생 폴리 패턴층을 이용하여 캡 패턴층을 형성하므로 에지 부분에서 수직한 식각 프로파일을 확보할 수 있다.

이는 캡층을 제거하는 습식 식각 공정에서의 식각 시간을 줄일 수 있고 커패시터 형성 영역의 서브 산화막의 손실을 억제할 수 있다.

또한, 커패시터 상부 전극을 형성하기 위한 또 다른 도우프드 폴리 실리콘층을 증착하는 공정에서 보이드의 발생을 억제할 수 있다.

다른 효과로는 후속되는 커패시터 하부 전극의 패터닝에 영향을 주는 캡층의 식각 프로파일을 균일하게 할 수 있어 커패시턴스를 균일하게 확보하는 효과가 있다.

또한, 커패시터 단부에서의 누설 경로의 발생을 억제하여 소자의 신뢰성을높일 수 있다

Claims (4)

1. 셀 트랜지스터 및 그의 일측 전극에 콘택되는 플러그를 포함하는 전면에 제 1 도우프드 폴리 실리콘층을 형성하는 단계;

   상기 제 1 도우프드 폴리 실리콘층상에 캡 절연층, 희생 폴리실리콘층, 표면 반사 방지막을 차례로 형성하는 단계;

   포토레지스트 패턴층을 형성하여 이를 마스크로 하여 표면 반사 방지막,희생 폴리실리콘층,캡 절연층을 선택적으로 식각하는 단계;

   상기 패터닝된 캡 절연층을 마스크로 제 1 도우프드 폴리 실리콘층을 선택적으로 패터닝하여 제 1 폴리 패턴층을 형성하는 단계;

   상기 패터닝된 캡 절연층을 포함하는 전면에 제 2 도우프드 폴리 실리콘층을 형성하고 에치백하여 제 2 폴리 패턴층을 형성하는 단계;

   상기 캡 절연층을 제거하고 제 1,2 폴리 패턴층의 표면에 유전층을 형성하는 단계;

   상기 유전층을 포함하는 전면에 제 3 도우프 폴리 실리콘층을 형성하고 선택적으로 패터닝하는 단계를 포함하여 이루어지는 것을 특징으로 하는 엠디엘 소자의 제조 방법.
2. 제 1 항에 있어서, 제 1 폴리 패턴층을 형성하기 위한 식각시에 희생 폴리 실리콘이 제거되는 것을 특징으로 하는 엠디엘 소자의 제조 방법.
3. 제 1 항 또는 제 2 항에 있어서, 제 1 도우프드 폴리 실리콘층과 희생 폴리 실리콘층을 동일 두께로 형성하는 것을 특징으로 하는 엠디엘 소자의 제조 방법.
4. 제 1 항에 있어서, 캡 절연층을 PSG를 사용하여 5500 ~ 6500Å 두께로 형성하고, 희생 폴리 실리콘층을 800 ~ 1200Å 두께, 표면 반사 방지막을 600 ~ 800Å 두께로 형성하는 것을 특징으로 하는 엠디엘 소자의 제조 방법.