KR20030024211A - 반도체 메모리 소자의 실린더형 커패시터 제조방법 - Google Patents

반도체 메모리 소자의 실린더형 커패시터 제조방법 Download PDF

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Abstract

본 발명의 반도체 메모리 소자의 실린더형 커패시터 제조방법을 제공한다. 본 발명은 실린더 커패시터 형성을 위한 제1 몰드 패턴의 양측벽에 보호막을 형성한 후 식각하여 상하부 부분 사이의 폭이 같은 실린더 커패시터 형성용 제2 몰드 패턴을 형성한다. 이렇게 상하부 부분의 폭이 같은 제2 몰드 패턴 상에 실린더형 스토리지 전극을 형성하면 실리더형 스토리지 전극이 부러지거나 쓰러지지 않아 비트 페일(fail)의 발생을 방지할 수 있다.

Description

반도체 메모리 소자의 실린더형 커패시터 제조방법{Fabrication method of cylinder type capacitor in semiconductor memory device}
본 발명은 반도체 메모리 소자의 제조방법에 관한 것으로, 보다 상세하게는 반도체 메모리 소자의 실린더형 커패시터 제조방법에 관한 것이다.
일반적으로, 반도체 메모리 소자의 고집적화됨에 따라 커패시터의 크기는 줄어들고 있으나 커패시턴스의 증대 요구는 날로 커져가고 있다. 이로 인해, 작은 커패시터의 면적 내에서 커패시턴스를 향상시키는 것이 필요하다.
커패시터의 크기 감소에 따른 커패시턴스의 감소를 만회하기 위해, 유전막을 유전상수가 높은 고유전막으로 하거나, 커패시터의 면적을 극대화하는 방법이 제안되었다. 상기 유전막을 고유전막으로 할 경우에는 접합 파괴 전압 등과 같은 신뢰도 및 박막 특성이 불확실성의 문제점이 있어 실제 반도체 메모리 소자에 적용하기 어렵다. 따라서, 커패시터의 면적을 극대화하기 위해 실린더형의 3차원 구조의 커패시터가 실제의 반도체 메모리 소자의 제조에 채용되고 있다. 그런데, 반도체 메모리 소자의 디자인 룰이 0.2㎛ 이하로 감소함에 따라 3차원 구조의 실린더형 커패시터를 형성할 때 많은 문제점이 발생한다.
도 1 내지 도 5는 종래 기술에 따른 반도체 메모리 소자의 실린더형 커패시터의 제조방법을 설명하기 위하여 도시한 단면도들이다.
도 1을 참조하면, 반도체 기판(11), 예컨대 실리콘 기판 상에 상기 반도체 기판(11)을 노출하는 콘택홀(12)을 갖는 실린더 커패시터 형성용 몰드 패턴(13)을 형성한다. 상기 몰드 패턴(13)은 실리콘 산화막을 이용하여 형성하는데, 상기 반도체 기판(11) 상에 몰드막을 형성한 후 사진식각공정을 이용하여 형성한다. 그런데, 도 1에 도시한 바와 같이 반도체 메모리 소자가 고집적화됨에 따라 상기 몰드 패턴(13)의 상부(top) 부분과 하부(bottom) 부분간의 폭을 균일하게 조절하지 못한다.
도 2 및 도 3을 참조하면, 상기 몰드 패턴(13)이 형성된 반도체 기판(11)의 전면에 스토리지 전극(스토리지 노드)용 폴리실리콘막(15)을 형성한다. 계속하여, 상기 스토리지 전극용 폴리실리콘막(15) 상에 상기 콘택홀(12)을 충분히 매몰하도록 희생막(17)을 형성한다.
도 4를 참조하면, 상기 몰드 패턴(13) 상면을 식각 저지점으로 하여 상기 희생막(17) 및 상기 스토리지 전극용 폴리실리콘막(15)을 화학기계적연마하여 희생막패턴(17a)과 실린더형의 스토리지 전극(15a)을 형성한다.
도 5를 참조하면, 상기 희생막 패턴(17a) 및 몰드 패턴(13)을 습식식각으로 제거함으로써 최종적으로 실린더형 스토리지 전극(15a)이 형성된다. 계속하여, 상기 실린더형의 스토리지 전극(15a)이 형성된 반도체 기판(11)의 전면에 유전체막(도시 안 함) 및 플레이트 전극(도시 안 함)을 형성함으로써 반도체 메모리 소자의 실린더형 커패시터를 완성한다.
그런데, 종래의 반도체 메모리 소자의 실린더형 커패시터의 제조방법은 반도체 메모리 소자가 대용량화 및 미세화되어 종횡비가 커짐에 따라 도 5에 도시한 바와 같이 실린더 커패시터 형성용 몰드 패턴이 부러지거나 쓰러진다. 이렇게 실린더 커패시터 형성용 몰드 패턴이 부러지거나 쓰러지면 단일 비트 페일(single bit fail)이나 이중 비트 페일(twin bit fail)이 발생하기 때문에 제조 수율이 떨어지고 반도체 메모리 소자의 신뢰성이 떨어지게 된다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 실린더 커패시터 형성용 몰드 패턴이 부러지거나 쓰러지지 않게 할 수 있는 반도체 메모리 소자의 실린더형 커패시터 제조방법을 제공하는 데 있다.
도 1 내지 도 5는 종래 기술에 따른 반도체 메모리 소자의 실린더형 커패시터의 제조방법을 설명하기 위하여 도시한 단면도들이다.
도 6 내지 도 12는 본 발명에 따른 반도체 메모리 소자의 실린더형 커패시터의 제조방법을 설명하기 위하여 도시한 단면도들이다.
상기 기술적 과제를 달성하기 위하여, 본 발명의 반도체 메모리 소자의 실린더형 커패시터 제조방법은 반도체 기판 상에 상하부 부분의 폭이 다르고 그 내부에 콘택홀을 갖는 제1 몰드 패턴을 형성하는 단계를 포함한다. 상기 제1 몰드 패턴이형성된 반도체 기판의 전면에 보호막을 형성한다. 상기 보호막 및 제1 몰드 패턴을 식각하여 상하부 부분의 폭이 같은 실린더 커패시터 형성용 제2 몰드 패턴을 형성한다. 상기 제2 몰드 패턴이 형성된 반도체 기판의 전면에 스토리지 전극용 도전막을 형성한 후, 상기 도전막 상에 상기 콘택홀을 메우는 희생막을 형성한다. 상기 제2 몰드 패턴의 표면을 식각 저지막으로 하여 상기 희생막 및 도전막을 평탄화하여 희생막 패턴 및 실린더형 스토리지 전극을 형성한다. 상기 희생막 패턴 및 제2 몰드 패턴을 제거한다.
상기 보호막을 형성하기 전에 상기 제1 몰드 패턴을 희석 BOE(diluted buffered oxide etchant) 용액으로 식각하여 상기 제1 몰드 패턴들 사이의 간격을 크게 할 수 있다. 상기 보호막은 피복도 65-95%의 CVD 산화막으로 형성하는 것이 바람직하다. 상기 제2 몰드 패턴을 형성하기 위한 상기 보호막 및 제1 몰드 패턴의 식각은 희석 BOE(diluted buffered oxide etchant) 용액을 이용한 습식 식각 방법 또는 CF계 가스를 이용한 플라즈마 식각 방법을 이용할 수 있다.
이상과 같은 본 발명의 반도체 메모리 소자의 실린더형 커패시터 제조방법은 제1 몰드 패턴의 양측벽에 보호막을 형성하여 상하부 부분 사이의 폭이 같은 실린더 커패시터 형성용 제2 몰드 패턴을 형성한다. 이렇게 프로파일이 우수한 제2 몰드 패턴 상에 실린더형 스토리지 전극을 형성하면 실리더형 스토리지 전극이 부러지거나 쓰러지지 않아 비트 페일의 발생을 방지할 수 있다.
이하, 첨부도면을 참조하여 본 발명의 실시예를 상세히 설명한다. 그러나, 다음에 예시하는 본 발명의 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 본 발명의 실시예는 당 업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위하여 제공되어지는 것이다. 도면에서 막 또는 영역들의 크기 또는 두께는 명세서의 명확성을 위하여 과장되어진 것이다. 또한, 어떤 막이 다른 막 또는 기판의 "위(상)"에 있다라고 기재된 경우, 상기 어떤 막이 상기 다른 막의 위에 직접 존재할 수도 있고, 그 사이에 제3의 다른 막이 개재될 수도 있다.
도 6 내지 도 12는 본 발명에 따른 반도체 메모리 소자의 실린더형 커패시터의 제조방법을 설명하기 위하여 도시한 단면도들이다.
도 6을 참조하면, 반도체 기판(101), 예컨대 실리콘 기판 상에 상기 반도체 기판(101)을 노출하는 콘택홀(102)을 갖는 실린더 커패시터 형성용 제1 몰드 패턴(103)을 형성한다. 즉, 제1 몰드 패턴(103)의 내부에 콘택홀(102)이 형성된다. 상기 제1 몰드 패턴(103)은 실리콘 산화막을 이용하여 형성하는데, 상기 반도체 기판(101) 상에 몰드막을 형성한 후 사진식각공정을 이용하여 형성한다. 그런데, 도 6에 도시한 바와 같이 반도체 메모리 소자가 고집적화됨에 따라 상기 제1 몰드 패턴(103)의 상부(top) 부분과 하부(bottom) 부분간의 폭을 같게 조절하지 못한다. 물론, 도 6에서는 편의상 도시하지 않았지만 상기 반도체 기판(101)에는 반도체 메모리 소자를 구성하는 소오스/드레인 영역, 콘택 플러그 등이 형성되어 있다.
도 7을 참조하면, 상기 제1 몰드 패턴(103)을 불산을 포함하여 식각량 제어가 가능한 세정 용액, 예컨대 희석 BOE(diluted buffered oxide etchant, NH4F + HF) 용액으로 세정하여 상기 제1 몰드 패턴(103)들 사이의 간격을 크게 한다. 상기제1 몰드 패턴(103)들 사이의 간격을 크게 하는 것은 후에 제1 몰드 패턴의 프로파일을 개선하기 위함이다. 이러한 제1 몰드 패턴(103)들 사이의 간격을 크게 하는 공정은 필요에 따라 선택적으로 적용할 수 있다.
도 8을 참조하면, 상기 제1 몰드 패턴(103)이 형성된 반도체 기판(101)의 전면에 보호막(105)을 형성한다. 상기 보호막(105)은 상기 제1 몰드 패턴(103)의 측면에 형성되어 후에 형성되는 제2 몰드 패턴(도 9의 107)의 프로파일을 개선하고, 제2 몰드 패턴(도 9의 107) 사이의 쇼트를 방지하기 위하여 형성한다. 이러한 제1 몰드 패턴(103)의 보호 역할을 위하여, 상기 보호막(105)은 피복성(conformality)이 65∼95% 수준으로 SiH4나 TEOS(TEtraethyl OrthoSilicate) 가스를 이용하여 화학기상증착법에 의해 형성되는 산화막(CVD 산화막)으로 형성한다.
도 9를 참조하면, 상기 보호막(105) 및 제1 몰드 패턴(103)을 습식 세정(습식 식각)하거나 건식 식각하여 실린더 커패시터 형성용 제2 몰드 패턴(107)을 형성한다. 상기 제2 몰드 패턴(107)의 프로파일은 상기 보호막(105)으로 인하여 상기 제1 몰드 패턴(103)과 다르게 상부 부분 및 하부 부분의 폭이 동일하게 형성된다.
상기 보호막(105) 및 제1 몰드 패턴(103)의 습식 세정(습식 식각)은 불산을 포함하여 산화막의 식각 제어가 가능한 세정 용액, 예컨대 희석 BOE(diluted buffered oxide etchant)을 이용하여 수행한다. 상기 보호막(105) 및 제1 몰드 패턴(103)의 건식 식각은 CF계 가스(CF base gas)를 이용한 플라즈마 식각 방법을 이용하여 수행한다.
도 10을 참조하면, 상기 제2 몰드 패턴(107)이 형성된 반도체 기판(101)의전면에 스토리지 전극(스토리지 노드)용 도전막(109), 예컨대 폴리실리콘막을 형성한다. 계속하여, 상기 스토리지 전극용 도전막(109) 상에 상기 콘택홀(102)을 충분히 매몰하도록 희생막(111)을 형성한다.
도 11을 참조하면, 상기 제2 몰드 패턴(107) 상면을 식각 저지점으로 하여 상기 희생막(111) 및 상기 스토리지 전극용 도전막(109)을 평탄화하여 희생막 패턴(111a)과 실린더형 스토리지 전극(1109a)을 형성한다. 상기 희생막(111) 및 스토리지 전극용 도전막(109)의 평탄화는 화학기계적연마 방법을 이용하여 수행한다.
도 12를 참조하면, 상기 희생막 패턴(111a) 및 제2 몰드 패턴(107)을 습식식각으로 제거함으로써 최종적으로 실린더형 스토리지 전극(109a)이 형성된다. 여기서, 본 발명은 도 5의 종래 기술과 다르게 상기 제2 몰드 패턴(107)의 프로파일이 개선되어 실린더형 스토리지 전극(109a)이 부러지거나 쓰러지지 않는다. 이렇게 실린더형 스토리지 전극(109a)이 부러지거나 쓰러지지 않으면 비트 페일이 발생하지 않는다.
계속하여, 상기 실린더형의 스토리지 전극(109a)이 형성된 반도체 기판(101)의 전면에 유전체막(도시 안 함) 및 플레이트 전극(도시 안 함)을 형성함으로써 반도체 메모리 소자의 실린더형 커패시터를 완성한다.
상술한 바와 같이 본 발명의 반도체 메모리 소자의 실린더형 커패시터 제조방법은 제1 몰드 패턴의 측벽에 보호막을 형성한 후 습식 세정(식각)이나 건식 식각하여 상부 부분과 하부 부분 사이의 폭이 균일한 실린더 커패시터 형성용 제2 몰드 패턴을 형성한다. 이렇게 프로파일이 우수한 제2 몰드 패턴 상에 실린더형 스토리지 전극을 형성하면 실리더형 스토리지 전극이 부러지거나 쓰러지지 않아 비트 페일의 발생을 방지할 수 있다.

Claims (7)

  1. 반도체 기판 상에 상하부 부분의 폭이 다르고 그 내부에 콘택홀을 갖는 제1 몰드 패턴을 형성하는 단계;
    상기 제1 몰드 패턴이 형성된 반도체 기판의 전면에 보호막을 형성하는 단계;
    상기 보호막 및 제1 몰드 패턴을 식각하여 상하부 부분의 폭이 같은 실린더 커패시터 형성용 제2 몰드 패턴을 형성하는 단계;
    상기 제2 몰드 패턴이 형성된 반도체 기판의 전면에 스토리지 전극용 도전막을 형성하는 단계;
    상기 도전막 상에 상기 콘택홀을 메우는 희생막을 형성하는 단계;
    상기 제2 몰드 패턴의 표면을 식각 저지막으로 하여 상기 희생막 및 도전막을 평탄화하여 희생막 패턴 및 실린더형 스토리지 전극을 형성하는 단계; 및
    상기 희생막 패턴 및 제2 몰드 패턴을 제거하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 메모리 소자의 실린더형 커패시터 제조방법.
  2. 제1항에 있어서, 상기 보호막을 형성하기 전에 상기 제1 몰드 패턴을 식각하여 상기 제1 몰드 패턴들 사이의 간격을 크게 하는 것을 특징으로 하는 반도체 메모리 소자의 실린더형 커패시터 제조방법.
  3. 제2항에 있어서, 상기 제1 몰드 패턴들 사이의 간격을 크게 하기 위한 제1 몰드 패턴의 식각 단계는 희석 BOE(diluted buffered oxide etchant) 용액으로 세정하는 것을 특징으로 하는 반도체 메모리 소자의 실린더형 커패시터 제조방법.
  4. 제1항에 있어서, 상기 보호막은 피복도 65-95%의 CVD 산화막으로 형성하는 것을 특징으로 하는 반도체 메모리 소자의 실린더형 커패시터 제조방법.
  5. 제1항에 있어서, 상기 제2 몰드 패턴을 형성하기 위한 상기 보호막 및 제1 몰드 패턴의 식각은 습식 식각 또는 건식 식각을 이용하여 수행하는 것을 특징으로 하는 반도체 메모리 소자의 실린더형 커패시터 제조방법.
  6. 제5항에 있어서, 상기 습식 식각은 희석 BOE(diluted buffered oxide etchant) 용액을 이용하여 수행하는 것을 특징으로 하는 반도체 메모리 소자의 실린더형 커패시터 제조방법.
  7. 제5항에 있어서, 상기 건식 식각은 CF계 가스를 이용한 플라즈마 식각 방법을 이용하여 수행하는 것을 특징으로 하는 반도체 메모리 소자의 실린더형 커패시터 제조방법.
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