KR20050100106A - 반도체 소자의 실린더형 커패시터 제조방법 - Google Patents
반도체 소자의 실린더형 커패시터 제조방법 Download PDFInfo
- Publication number
- KR20050100106A KR20050100106A KR1020040025286A KR20040025286A KR20050100106A KR 20050100106 A KR20050100106 A KR 20050100106A KR 1020040025286 A KR1020040025286 A KR 1020040025286A KR 20040025286 A KR20040025286 A KR 20040025286A KR 20050100106 A KR20050100106 A KR 20050100106A
- Authority
- KR
- South Korea
- Prior art keywords
- film
- lower electrode
- pattern
- capping metal
- layer pattern
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 33
- 239000003990 capacitor Substances 0.000 title claims abstract description 25
- 238000000034 method Methods 0.000 title claims description 15
- 239000010410 layer Substances 0.000 claims abstract description 86
- 229910052751 metal Inorganic materials 0.000 claims abstract description 34
- 239000002184 metal Substances 0.000 claims abstract description 34
- 239000000758 substrate Substances 0.000 claims abstract description 18
- 239000011229 interlayer Substances 0.000 claims abstract description 14
- 238000004519 manufacturing process Methods 0.000 claims abstract description 11
- 238000005530 etching Methods 0.000 claims abstract description 9
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 9
- 229920005591 polysilicon Polymers 0.000 claims description 9
- 238000005498 polishing Methods 0.000 claims description 8
- 239000000126 substance Substances 0.000 claims description 5
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 claims description 3
- 238000004140 cleaning Methods 0.000 claims description 3
- 238000001312 dry etching Methods 0.000 claims description 3
- 150000004767 nitrides Chemical class 0.000 claims description 3
- 239000000243 solution Substances 0.000 description 5
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 239000011259 mixed solution Substances 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- 238000001039 wet etching Methods 0.000 description 2
- DDFHBQSCUXNBSA-UHFFFAOYSA-N 5-(5-carboxythiophen-2-yl)thiophene-2-carboxylic acid Chemical compound S1C(C(=O)O)=CC=C1C1=CC=C(C(O)=O)S1 DDFHBQSCUXNBSA-UHFFFAOYSA-N 0.000 description 1
- 229910017855 NH 4 F Inorganic materials 0.000 description 1
- QPJSUIGXIBEQAC-UHFFFAOYSA-N n-(2,4-dichloro-5-propan-2-yloxyphenyl)acetamide Chemical compound CC(C)OC1=CC(NC(C)=O)=C(Cl)C=C1Cl QPJSUIGXIBEQAC-UHFFFAOYSA-N 0.000 description 1
- 239000011800 void material Substances 0.000 description 1
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
- H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
- H01L28/90—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions
- H01L28/91—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions made by depositing layers, e.g. by depositing alternating conductive and insulating layers
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
- H10B12/0335—Making a connection between the transistor and the capacitor, e.g. plug
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Semiconductor Memories (AREA)
Abstract
반도체 메모리 소자의 실린더형 커패시터 제조방법을 제공한다. 본 발명은 반도체 기판에 형성된 층간 절연막 상에 플러그를 노출시키는 콘택홀을 모두 갖는 식각 스톱퍼 패턴 및 몰드막 패턴을 형성한다. 상기 콘택홀의 내벽, 플러그의 표면, 몰드막 패턴의 표면에 하부 전극용 도전막을 형성한다. 상기 하부 전극용 도전막이 형성된 반도체 기판의 전면에 상기 콘택홀을 채우도록 캡핑 금속막을 형성한다. 다음에, 상기 캡핑 금속막 및 하부 전극용 도전막을 순차적으로 식각하여, 상기 콘택홀에 매립된 캡핑 금속막 패턴과 셀별로 분리되는 커패시터의 실린더형 하부 전극을 형성한다. 이에 따라, 본 발명은 상기 캡핑 금속막이 보이드를 발생시키지 않으면서도 두께 균일도가 매우 우수하여 상기 캡핑 금속막 및 하부 전극용 도전막의 식각시 상기 몰드막 패턴의 소모량을 최소화시킬 수 있다.
Description
본 발명은 반도체 메모리 소자의 제조방법에 관한 것으로, 보다 상세하게는 반도체 메모리 소자의 실린더형 커패시터 제조방법에 관한 것이다.
일반적으로, 반도체 메모리 소자의 커패시터의 정전용량을 향상시키기 위해 실린더형의 3차원 구조로 커패시터를 형성하는 것이 유리하다. 그런데, 반도체 메모리 소자의 디자인 룰이 0.2㎛ 이하로 감소함에 따라 3차원 구조의 실린더형 커패시터를 형성할 때 많은 문제점이 있다.
도 1 내지 도 4는 종래 기술에 따른 반도체 메모리 소자의 실린더형 커패시터 제조방법을 설명하기 위하여 도시한 단면도들이다.
도 1을 참조하면, 반도체 기판(11), 예컨대 실리콘 기판 상에 층간 절연막(13)을 형성한다. 상기 층간 절연막(13)은 실리콘 산화막으로 형성한다. 상기 층간 절연막(13) 내에 플러그(15)를 형성한다. 상기 층간 절연막(13) 및 플러그(15) 상에 하부 몰드 산화막(17, lower mold oxide layer)을 형성한다. 상기 하부 몰드 산화막(17) 상에 식각 스톱퍼(19)를 형성한다. 상기 식각 스톱퍼는 질화막을 이용하여 형성한다. 상기 식각 스톱퍼(19) 상에 상부 몰드 산화막(21)을 형성한다.
도 2를 참조하면, 상기 상부 몰드 산화막(21), 식각 스톱퍼(19) 및 하부 몰드 산화막(17)을 패터닝하여 상기 플러그(15)를 노출시키는 콘택홀(22)을 형성한다. 이렇게 되면, 상기 상부 몰드 산화막(21), 식각 스톱퍼(19) 및 하부 몰드 산화막(17)은 각각 상부 몰드 산화막 패턴(21a), 식각 스톱퍼 패턴(19a) 및 하부 몰드산화막 패턴(17a)이 형성된다.
계속하여, 상기 콘택홀(22)이 형성된 반도체 기판(11)의 전면에 하부 전극용 폴리실리콘막(23)을 형성한다. 다음에, 상기 하부 전극용 폴리실리콘막(23)이 형성된 반도체 기판(11)의 전면에 상기 콘택홀(22)을 채우도록 캡핑 산화막(25)을 형성한다. 상기 캡핑 산화막(25) 내에는 보이드(26)가 형성되는데, 이는 반도체 메모리 소자가 고집적화되면서 상기 콘택홀(22)의 종횡비가 증가하기 때문이다.
도 3을 참조하면, 상기 상부 몰드 산화막 패턴(21a)의 표면을 식각정지점으로 하여 상기 캡핑 산화막(25) 및 하부 전극용 폴리실리콘막(23)을 화학기계적연마하여 캡핑 산화막 패턴(25a) 및 하부 전극(23a)을 형성한다.
도 4를 참조하면, 상기 캡핑 산화막 패턴(25a) 및 상부 몰드 산화막 패턴(21a)을 습식식각으로 제거함으로써 최종적으로 커패시터의 실린더형 하부 전극(23a)이 형성된다.
계속하여, 상기 실린더형의 하부 전극(23a)이 형성된 반도체 기판(11)의 전면에 유전체층(도시 안함) 및 상부 전극(도시 안함)을 형성함으로써 반도체 메모리 소자의 실린더형 커패시터를 완성한다.
그런데, 종래 기술은 상기 캡핑 산화막(25) 및 하부 전극용 폴리실리콘막(23)을 화학 기계적 연마할 때, 상기 캡핑 산화막(25)의 표면 균일도의 불량 및 캡핑 산화막(25) 내의 보이드(26)로 인하여 도 2에 도시한 "h" 만큼 상기 상부 몰드 산화막 패턴(21a)의 높이를 낮추어야 한다.
특히, 상기 캡핑 산화막(25)의 스텝 커버리지 불량으로 인해 발생하는 보이드(26)는 상기 캡핑 산화막(25) 및 하부 전극용 폴리실리콘막(23)을 화학 기계적연마할 때 연마 균일도 등에 영향을 미치기 때문에, 필연적으로 상기 상부 몰드 산화막 패턴(21a)을 많이 소모해야만 셀별로 하부 전극(23a)을 분리할 수 있게 된다. 이렇게 상기 상부 몰드 산화막 패턴(21a)의 높이가 낮아지면 최종적으로 하부 전극(23a)의 높이도 낮아져 커패시턴스값이 줄어들게 된다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 상술한 문제점을 해결하여 상부 몰드 산화막 패턴의 소모를 최소화할 수 있는 반도체 메모리 소자의 실린더형 커패시터 제조방법을 제공하는 데 있다.
상기 기술적 과제를 달성하기 위하여, 본 발명의 반도체 메모리 소자의 실린더형 커패시터 제조방법은 반도체 기판 상의 층간 절연막 내에 플러그를 형성한 후, 상기 층간 절연막 상에 상기 플러그를 노출시키는 콘택홀을 모두 갖는 식각 스톱퍼 패턴 및 몰드막 패턴을 형성하는 것을 포함한다. 상기 콘택홀의 내벽, 플러그의 표면, 몰드막 패턴의 표면에 하부 전극용 도전막을 형성한다. 상기 하부 전극용 도전막이 형성된 반도체 기판의 전면에 상기 콘택홀을 채우도록 캡핑 금속막을 형성한다.
다음에, 상기 몰드막 패턴의 표면을 식각정지점으로 하여 상기 캡핑 금속막 및 하부 전극용 도전막을 순차적으로 식각하여, 상기 콘택홀에 매립된 캡핑 금속막 패턴과 셀별로 분리되는 커패시터의 실린더형 하부 전극을 형성한다. 상기 캡핑 금속막 패턴 및 몰드막 패턴을 제거한 후, 상기 실린더형의 하부 전극이 형성된 반도체 기판의 전면에 유전체층 및 커패시터의 상부 전극을 형성한다.
상기 캡핑 금속막은 티타늄 질화막으로 형성하는 것이 바람직하다. 상기 하부 전극용 도전막은 폴리실리콘막으로 형성하는 것이 바람직하다. 상기 몰드막 패턴은 산화막 식각액으로 제거하고, 캡핑 금속막 패턴은 SC-1 세정액(NH4OH : H2O
2 : H2O의 혼합용액)으로 제거하는 것이 바람직하다. 상기 캡핑 금속막 및 하부 전극용 도전막의 식각은 화학 기계적 연마 방법이나 건식 식각 방법으로 수행하는 것이 바람직하다.
이상과 같은 본 발명의 반도체 메모리 소자의 실린더형 커패시터 제조방법에 있어서, 상기 캡핑 금속막이 내부에 보이드를 발생시키지 않고 상기 상부 몰드막 패턴 상의 하부 전극용 도전막의 표면에서도 두께 균일도가 우수하게 형성된다. 이에 따라, 상기 캡핑 금속막 및 하부 전극용 도전막의 식각시 상기 몰드막 패턴의 소모량을 최소화시킬 수 있다.
이하, 첨부도면을 참조하여 본 발명의 실시예를 상세히 설명한다. 그러나, 다음에 예시하는 본 발명의 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 본 발명의 실시예는 당 업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위하여 제공되어지는 것이다. 도면에서 막 또는 영역들의 크기 또는 두께는 명세서의 명확성을 위하여 과장되어진 것이다.
도 5 내지 도 10은 본 발명에 의한 반도체 메모리 소자의 실린더형 커패시터 제조방법을 설명하기 위하여 도시한 단면도들이다.
도 5를 참조하면, 반도체 기판(100), 예컨대 실리콘 기판 상에 층간 절연막(102)을 형성한다. 상기 층간 절연막(102)은 실리콘 산화막으로 형성한다. 상기 층간 절연막(102) 내에 플러그(104)를 형성한다.
상기 층간 절연막(102) 및 플러그(104) 상에 하부 몰드막(106, lower mold layer)을 형성한다. 상기 하부 몰드막(106)은 산화막을 이용한다. 상기 하부 몰드막(106)은 후속의 커패시터의 실린더형의 하부 전극이 안정되게 형성되는데 도움을 주기 위하여 형성한다. 상기 하부 몰드막(106)은 필요에 따라 형성하지 않을 수도 있다.
상기 하부 몰드막(106) 상에 식각 스톱퍼(108)를 형성한다. 상기 식각 스톱퍼(108)는 상기 하부 몰드막(106)이나 층간 절연막(102)을 보호하기 위하여 형성한다. 상기 식각 스톱퍼(108)는 질화막을 이용하여 형성한다. 상기 식각 스톱퍼(108) 상에 상부 몰드막(110)을 형성한다. 상기 상부 몰드막(110)은 산화막을 이용하여 형성한다.
도 6을 참조하면, 상기 상부 몰드막(110), 식각 스톱퍼(108) 및 하부 몰드막(106)을 패터닝한다. 이렇게 되면, 상기 플러그(104)를 노출시키는 콘택홀(111)을 갖는 상부 몰드막 패턴(110a), 식각 스톱퍼 패턴(108a) 및 하부 몰드막 패턴(106a)을 형성한다.
도 7을 참조하면, 상기 콘택홀(111)이 형성된 반도체 기판(100)의 전면에 하부 전극용 도전막(112)을 형성한다. 상기 하부 전극용 도전막(112)은 상기 콘택홀(111)의 내벽, 플러그(104)의 표면, 상부 몰드막 패턴(110a)의 표면에 형성된다. 상기 하부 전극용 도전막(112)은 폴리실리콘막으로 형성한다.
다음에, 상기 하부 전극용 도전막(112)이 형성된 반도체 기판(100)의 전면에 상기 콘택홀(111)을 채우도록 캡핑 금속막(116)을 형성한다. 상기 캡핑 금속막(116)은 상기 콘택홀(111) 내에 보이드를 만들지 않고 상기 콘택홀(111)을 잘 메우면서도 상기 상부 몰드막 패턴(110a) 상의 하부 전극용 도전막(112)의 표면에서도 두께 균일도가 매우 우수한 막질을 이용한다. 아울러서, 상기 캡핑 금속막(116)은 후의 제거 공정시에 하부 전극용 도전막(112), 즉 폴리실리콘막과의 높은 식각 선택비를 가지는 막질을 이용한다. 본 실시예에서는 상기 캡핑 금속막(116)으로 티타늄 질화막을 이용한다.
도 8을 참조하면, 상기 상부 몰드막 패턴(110a)의 표면을 식각정지점으로 하여 상기 캡핑 금속막(116) 및 하부 전극용 도전막(112)을 화학 기계적 연마 방법이나 건식 식각 방법으로 식각하여 평탄화한다. 이렇게 되면, 콘택홀(111)에 매립된 캡핑 금속막 패턴(116a)과 하부 전극(112a)이 형성되고, 상기 하부 전극(112a)은 셀별로 서로 분리되게 된다.
특히, 본 발명에서는 상기 캡핑 금속막(116) 내에 보이드가 없고 상기 상부 몰드막 패턴(110a) 상의 하부 전극용 도전막(112)의 표면에서도 두께 균일도가 매우 우수하기 때문에, 상기 캡핑 금속막(116) 및 하부 전극용 도전막(112)의 식각시 상기 상부 몰드막 패턴(110a)의 소모량을 최소화시킬 수 있다. 다시 말해, 본 발명에서는 상기 캡핑 금속막(116) 및 하부 전극용 도전막(112)의 식각시 종래 기술과 다르게 상기 상부 몰드막 패턴(110a)의 높이가 낮아지는 것이 최소화된다.
도 9를 참조하면, 상기 상부 몰드막 패턴(110a)은 산화막 식각액, 예컨대 불화 암모늄(NH4F), 불화 수소산(HF) 및 물(H2O)로 이루어진 LAL 용액으로 제거하고, 상기 콘택홀(111) 내의 캡핑 금속막 패턴(116a)은 상기 하부 전극용 도전막(112)과 식각 선택비가 높은 SC-1 세정액(NH4OH : H2O2 : H2O의 혼합용액)으로 제거한다. 이렇게 되면, 최종적으로 커패시터의 실린더형 하부 전극(112a)이 형성된다.
도 10을 참조하면, 상기 하부 전극(112a)이 형성된 반도체 기판(100)의 전면에 유전체층(118) 및 상부 전극(120)을 순차적으로 형성함으로써 반도체 메모리 소자의 실린더형 커패시터를 완성한다.
상술한 바와 같이 본 발명의 캡핑 금속막은 내부에 보이드를 발생시키지 않고 상기 상부 몰드막 패턴 상의 하부 전극용 도전막의 표면에서도 두께 균일도가 매우 우수하기 때문에, 상기 캡핑 금속막 및 하부 전극용 도전막의 식각시 상기 상부 몰드막 패턴의 소모량을 최소화시킬 수 있다.
이에 따라, 본 발명은 상기 캡핑 금속막 및 하부 전극용 도전막의 식각시 종래 기술과 다르게 상기 상부 몰드막 패턴의 높이가 낮아지는 것을 최소화할 수 있어 실린더형 커패시터의 커패시턴스값의 저하를 최소화할 수 있다.
도 1 내지 도 4는 종래 기술에 따른 반도체 메모리 소자의 실린더형 커패시터 제조방법을 설명하기 위하여 도시한 단면도들이다.
도 5 내지 도 10은 본 발명에 의한 반도체 메모리 소자의 실린더형 커패시터 제조방법을 설명하기 위하여 도시한 단면도들이다.
Claims (9)
- 반도체 기판 상의 층간 절연막 내에 플러그를 형성하는 단계;상기 층간 절연막 상에 상기 플러그를 노출시키는 콘택홀을 모두 갖는 식각 스톱퍼 패턴 및 몰드막 패턴을 형성하는 단계;상기 콘택홀의 내벽, 플러그의 표면, 몰드막 패턴의 표면에 하부 전극용 도전막을 형성하는 단계;상기 하부 전극용 도전막이 형성된 반도체 기판의 전면에 상기 콘택홀을 채우도록 캡핑 금속막을 형성하는 단계;상기 몰드막 패턴의 표면을 식각정지점으로 하여 상기 캡핑 금속막 및 하부 전극용 도전막을 순차적으로 식각하여, 상기 콘택홀에 매립된 캡핑 금속막 패턴과 셀별로 분리되는 커패시터의 실린더형 하부 전극을 형성하는 단계;상기 캡핑 금속막 패턴 및 몰드막 패턴을 제거하는 단계; 및상기 실린더형의 하부 전극이 형성된 반도체 기판의 전면에 유전체층 및 커패시터의 상부 전극을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 메모리 소자의 실린더형 커패시터 제조방법.
- 제1항에 있어서, 상기 캡핑 금속막은 티타늄 질화막으로 형성하는 것을 특징으로 하는 반도체 메모리 소자의 실린더형 커패시터 제조방법.
- 제1항에 있어서, 상기 하부 전극용 도전막은 폴리실리콘막으로 형성하는 것을 특징으로 하는 반도체 메모리 소자의 실린더형 커패시터 제조방법.
- 제1항에 있어서, 상기 몰드막 패턴은 산화막 식각액으로 제거하고, 캡핑 금속막 패턴은 SC-1 세정액으로 제거하는 것을 특징으로 하는 반도체 메모리 소자의 실린더형 커패시터 제조방법.
- 제1항에 있어서, 상기 캡핑 금속막 및 하부 전극용 도전막의 식각은 화학 기계적 연마 방법이나 건식 식각 방법으로 수행하는 것을 특징으로 하는 반도체 메모리 소자의 실린더형 커패시터 제조방법.
- 제1항에 있어서, 상기 식각 스톱퍼 패턴은 질화막으로 형성하는 것을 특징으로 하는 반도체 메모리 소자의 실린더형 커패시터 제조방법.
- 제1항에 있어서, 상기 식각 스톱퍼 패턴의 하부에 하부 몰드막 패턴이 더 형성되어 있는 것을 특징으로 하는 반도체 메모리 소자의 실린더형 커패시터 제조방법.
- 제7항에 있어서, 상기 하부 몰드막 패턴은 산화막으로 형성하는 것을 특징으로 하는 반도체 메모리 소자의 실린더형 커패시터 제조방법.
- 제1항에 있어서, 상기 몰드막 패턴은 산화막을 이용하여 형성하는 것을 특징으로 하는 반도체 메모리 소자의 실린더형 커패시터 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020040025286A KR20050100106A (ko) | 2004-04-13 | 2004-04-13 | 반도체 소자의 실린더형 커패시터 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020040025286A KR20050100106A (ko) | 2004-04-13 | 2004-04-13 | 반도체 소자의 실린더형 커패시터 제조방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20050100106A true KR20050100106A (ko) | 2005-10-18 |
Family
ID=37279011
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020040025286A KR20050100106A (ko) | 2004-04-13 | 2004-04-13 | 반도체 소자의 실린더형 커패시터 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20050100106A (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100648247B1 (ko) * | 2004-06-07 | 2006-11-24 | 삼성전자주식회사 | 캐패시터의 금속 하부전극 형성 방법 및 이를 위한선택적인 금속막 식각 방법 |
-
2004
- 2004-04-13 KR KR1020040025286A patent/KR20050100106A/ko not_active Application Discontinuation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100648247B1 (ko) * | 2004-06-07 | 2006-11-24 | 삼성전자주식회사 | 캐패시터의 금속 하부전극 형성 방법 및 이를 위한선택적인 금속막 식각 방법 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100459724B1 (ko) | 저온 원자층증착에 의한 질화막을 식각저지층으로이용하는 반도체 소자 및 그 제조방법 | |
| US8679935B2 (en) | Methods of fabricating a semiconductor device having metallic storage nodes | |
| TW201419422A (zh) | 電容結構及其製程 | |
| JP2001053248A (ja) | 半導体素子のシリンダ形ストレージ電極製造方法 | |
| KR100721579B1 (ko) | 캐패시터의 제조 방법 | |
| US6383867B1 (en) | Method of manufacturing semiconductor memory device | |
| CN114823540A (zh) | 半导体结构的制作方法及半导体结构 | |
| KR20050100106A (ko) | 반도체 소자의 실린더형 커패시터 제조방법 | |
| US6238970B1 (en) | Method for fabricating a DRAM cell capacitor including etching upper conductive layer with etching byproduct forming an etch barrier on the conductive pattern | |
| KR100842911B1 (ko) | 반도체 소자의 캐패시터 형성방법 | |
| KR20050100107A (ko) | 반도체 소자의 실린더형 커패시터 제조방법 | |
| KR20010063707A (ko) | 반도체 소자의 캐패시터 제조 방법 | |
| KR100721546B1 (ko) | 캐패시터 및 그의 제조 방법 | |
| US20120100713A1 (en) | Method for manufacturing semiconductor device | |
| KR20060000485A (ko) | 반도체 캐패시터의 스토리지 노드 전극 형성방법 | |
| KR100338814B1 (ko) | 반도체 소자의 제조방법 | |
| KR20050109374A (ko) | 하부 전극의 표면에 리세스를 구비하는 반도체 메모리소자의 커패시터 및 그 제조방법 | |
| KR0165419B1 (ko) | 스페이서를 채용한 원통형 커패시터 제조방법 | |
| KR20040001227A (ko) | 캐패시터 형성 방법 | |
| KR20030024211A (ko) | 반도체 메모리 소자의 실린더형 커패시터 제조방법 | |
| JP2005101604A (ja) | 半導体素子を製造するためのエッチング方法 | |
| KR100866127B1 (ko) | 반도체 소자의 캐패시터 형성방법 | |
| KR100265564B1 (ko) | 콘택홀 형성방법 | |
| KR100668835B1 (ko) | 캐패시터 제조방법 | |
| KR20040059932A (ko) | 실린더 구조의 디램 커패시터 형성시의 리닝현상 개선방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| WITN | Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid |