KR100271643B1 - 캐패시터 제조방법 - Google Patents

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Abstract

본 발명은 캐패시터 제조방법에 관한 것으로, 종래 캐패시터 제조방법은 하부전극에 형성하는 다수의 돌출부 구조를 외측의 폭이 내측의 폭보다 넓게 형성하여, 인접한 돌출부의 외측에 증착하는 유전막이 서로 연결됨으로써, 정전용량이 감소하는 문제점이 있었다. 이와 같은 문제점을 감안한 본 발명은 반도체 소자가 형성된 기판의 상부에 절연층을 증착하는 절연단계와; 상기 절연층에 콘택홀을 형성하여 기판에 형성한 반도체 소자의 특정영역을 노출시킨 후, 다결정실리콘을 증착하고 패터닝하여 러지드(RUGGED) 하부전극을 형성하는 하부전극 형성단계와; 상기 하부전극을 세정하는 세정단계와; 상기 러지드 하부전극의 상부에 유전막을 증착하고, 그 유전막의 상부에 다결정실리콘을 증착하여 상부전극을 형성하는 유전막 및 상부전극 형성단계로 이루어지는 캐패시터 제조방법에 있어서, 상기 세정단계에서 사용하는 용액은 H2O2와 NH4OH혼합용액과 HF용액을 사용하여 상기 러지드 하부전극의 표면에 형성되는 돌출부의 외측을 식각하여, 그 내측과 폭이 동일한 형태를 갖게 함으로써, 인접한 돌출부에 증착되는 유전막의 연결을 방지하여 정전용량을 증가시키는 효과가 있다.

Description

캐패시터 제조방법
본 발명은 캐패시터 제조방법에 관한 것으로, 특히 하부전극의 표면에 다수의 돌출부를 갖는 캐패시터를 제조함에 있어서, 세정방법을 달리하여 하부전극의 돌출부 사이를 넓혀 유전막을 균일하게 증착함으로써, 캐패시턴스의 손실을 방지하는데 적당하도록 한 캐패시터 제조방법에 관한 것이다.
일반적으로, 64M이상의 고집적 디바이스에 적용되는 캐패시터는 그 하부전극에 다수의 돌출부를 갖도록 제조한다. 이와 같은 구조의 캐패시터를 러지드(RUGGED)형이라하며, 이와 같은 구조의 종래 캐패시터 제조방법을 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.
도1a 내지 도1c는 종래 캐패시터의 제조공정 수순단면도로서, 이에 도시한 바와 같이 특정 반도체 소자가 형성된 기판(1)의 상부에 절연층(2)을 증착하는 단계(도1a)와; 상기 절연층(2)의 일부를 선택적으로 식각하여 상기 기판(1)에 형성한 반도체 소자의 특정 영역을 노출시킨 후, 실리콘을 증착하고, 패터닝하여 식각하여 러지드 하부전극(3)을 형성하는 단계(도1b)와; 불소(HF) 세정공정을 수행한 다음, 상기 러지드 하부전극(3)의 상부전면에 유전막(4)을 증착하는 단계(도1c)를 포함하여 구성되며, 상기 유전막(4)의 상부에 상부전극을 형성하는 단계로 캐패시터를 제조하게 된다.
이와 같은 구조에서 형성되는 러지드 하부전극(3)의 모양은 도2에 도시한 바와 같이 표면적을 증가시키기 위해서 그 표면에 돌출부(5)를 갖게 되며, 그 돌출부(5)는 외측의 폭이 내측의 폭보다 넓게 형성된다.
이와 같은 형상의 돌출부(5)를 갖는 러지드 하부전극(3)의 상부에 유전막을 증착하는 경우 돌출부(5)의 내측에는 균일한 유전막이 형성되나, 외측에는 돌출부(4)간의 거리가 좁아 인접한 돌출부(5)의 외측 상부에 증착하는 유전막이 서로 연결되어, 돌출부(5)형성의 목적인 하부전극(3)의 면적을 증가시킬 수 없게 된다.
상기한 바와 같이 종래 캐패시터 제조방법은 하부전극에 형성하는 다수의 돌출부 구조를 외측의 폭이 내측의 폭보다 넓게 형성하여, 인접한 돌출부의 외측에 증착하는 유전막이 서로 연결됨으로써, 정전용량이 감소하는 문제점이 있었다.
이와 같은 문제점을 감안한 본 발명은 인접한 돌출부에 증착하는 유전막이 상호 연결되지 않는 캐패시터 제조방법을 제공함에 그 목적이 있다.
도1a 내지 도1c는 종래의 캐패시터 제조공정 수순단면도.
도2는 종래 캐패시터의 하부전극의 단면도.
도3a 내지 도3d는 본 발명 캐패시터 제조공정 수순단면도.
도4는 본 발명 캐패시터 제조방법에 의해 제조한 하부전극의 단면도.
***도면의 주요 부분에 대한 부호의 설명***
1:기판 2:절연층
3:러지드 하부전극 4:유전막
5:돌출부
상기와 같은 목적은 러지드 하부전극을 형성한 후, H2O2와 NH4OH혼합용액과 HF용액을 사용하는 세정공정으로 러지드 하부전극의 표면에 형성되는 돌출부의 외측의 폭을 식각함으로써 달성되는 것으로, 이와 같은 본 발명을 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.
도3a 내지 도3d는 본 발명 캐패시터 제조공정 수순단면도로서, 이에 도시한 바와 같이 반도체 소자가 형성된 기판(1)의 상부에 절연층(2)을 증착하는 단계(도3a)와; 상기 절연층(2)의 일부를 식각하여 상기 반도체 소자의 특정영역을 노출시킨 다음, 실리콘을 상기 절연층(2)과 노출된 반도체 소자의 특정영역상부에 증착하고, 패터닝하여 러지드 하부전극(3)을 형성하는 단계(도3b)와; 상기 러지드 하부전극(3)을 H2O2와 NH4OH혼합용액인 APM과 HF를 사용하여 세정하는 세정단계(도3c)와; 상기 세정단계후 유전막(4)을 증착하는 단계(도3d)를 포함하여 구성되며, 이후의 공정에서는 상기 증착된 유전막(4)의 상부에 상부전극을 형성하여 캐패시터 제조를 완료하게 된다.
이하, 상기와 같은 본 발명 캐패시터 제조방법을 좀 더 상세히 설명한다.
먼저, 도3a에 도시한 바와 같이 모스 트랜지스터 등의 반도체 소자가 형성된 기판(1)의 상부에 산화막 등의 절연층(2)을 형성한다. 이때 형성하는 절연층(2)은 이후에 형성할 캐패시터의 하부전극과 기판(1)에 형성한 반도체 소자간의 절연을 목적으로 한다.
그 다음, 도3b에 도시한 바와 같이 사진식각공정을 통해 상기 절연층(2)의 일부를 선택적으로 식각하는 콘택홀 형성공정으로, 상기 기판(1)에 형성한 반도체 소자의 특정영역을 노출시킨다.
그 다음, 상기 노출된 반도체 소자의 특정영역상부와 상기 절연층(2)의 상부전면에 실리콘을 증착하고, 사진식각공정을 통해 패터닝한 후, 식각공정을 통해 러지드 하부전극(3)을 형성한다. 이때 러지드 하부전극(3)에 형성되는 돌출부(5)는 종래와 동일하게 외측의 폭이 내측의 폭보다 넓게 형성된다.
그 다음, 도3c에 도시한 바와 같이 상기 형성한 러지드 하부전극(3)을 가열한 APM과 HF혼합용액을 사용하여 세정한다.
이때, 가열한 APM은 10분당 다결정실리콘을 40 Å 정도 식각하는 식각비를 가지므로, 습식식각의 특징인 등방성식각에 의해 상기 러지드 하부전극(3)의 표면에 형성한 다수의 돌출부(5) 외측을 식각하여 그 돌출부(5) 외측의 폭과 내측의 폭이 동일하도록 형성시킨다.
그 다음, 도3d에 도시한 바와 같이 상기 외측의 폭과 내측의 폭이 동일한 돌출부(5)가 형성된 러지드 하부전극(3)의 상부전면에 유전물질을 증착하여 유전막(4)을 형성한다.
도4에 도시한 바와 같이 상기 러지드 하부전극(3)의 표면에 형성된 돌출부(5)는 외측과 내측의 폭이 같아, 두 인접한 돌출부(5) 사이에 공간이 충분히 확보되어, 유전막(4)이 균일하게 증착되며, 인접한 돌출부(5)에 증착되는 유전막(4)이 서로 연결되는 것을 방지하게 된다.
상기한 바와 같이 본 발명은 세정공정에서 HF와 APM을 혼합한 용액을 사용하여 러지드 하부전극의 표면에 형성되는 돌출부의 외측을 식각하여 유전막 증착공간을 충분히 확보함으로써, 이후의 유전막 증착시 인접한 돌출부에 증착되는 유전막이 상호 연결되는 것을 방지하여 정전용량을 증가시키는 효과가 있다.

Claims (2)

  1. 반도체 소자가 형성된 기판의 상부에 절연층을 증착하는 절연단계와; 상기 절연층에 콘택홀을 형성하여 기판에 형성한 반도체 소자의 특정영역을 노출시킨 후, 다결정실리콘을 증착하고 패터닝하여 러지드(RUGGED) 하부전극을 형성하는 하부전극 형성단계와; 상기 하부전극을 세정하는 세정단계와; 상기 러지드 하부전극의 상부에 유전막을 증착하고, 그 유전막의 상부에 다결정실리콘을 증착하여 상부전극을 형성하는 유전막 및 상부전극 형성단계로 이루어지는 캐패시터 제조방법에 있어서, 상기 세정단계에서 사용하는 용액은 H2O2와 NH4OH혼합용액과 HF용액을 사용하는 것을 특징으로 하는 캐패시터 제조방법.
  2. 제 1항에 있어서, 상기 H2O2와 NH4OH혼합용액은 소정의 온도로 가열하여 사용하는 것을 특징으로 하는 캐패시터 제조방법.
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