KR100190188B1 - 반도체소자의 캐패시터 제조방법 - Google Patents
반도체소자의 캐패시터 제조방법 Download PDFInfo
- Publication number
- KR100190188B1 KR100190188B1 KR1019950018868A KR19950018868A KR100190188B1 KR 100190188 B1 KR100190188 B1 KR 100190188B1 KR 1019950018868 A KR1019950018868 A KR 1019950018868A KR 19950018868 A KR19950018868 A KR 19950018868A KR 100190188 B1 KR100190188 B1 KR 100190188B1
- Authority
- KR
- South Korea
- Prior art keywords
- conductive layer
- semiconductor device
- etching
- doped
- storage electrode
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 30
- 238000000034 method Methods 0.000 title claims abstract description 21
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 9
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 32
- 229920005591 polysilicon Polymers 0.000 claims abstract description 24
- 238000005530 etching Methods 0.000 claims abstract description 21
- 239000003990 capacitor Substances 0.000 claims abstract description 17
- 238000003860 storage Methods 0.000 claims abstract description 16
- 239000000758 substrate Substances 0.000 claims abstract description 9
- XYFCBTPGUUZFHI-UHFFFAOYSA-N Phosphine Chemical compound P XYFCBTPGUUZFHI-UHFFFAOYSA-N 0.000 claims description 8
- CBENFWSGALASAD-UHFFFAOYSA-N Ozone Chemical compound [O-][O+]=O CBENFWSGALASAD-UHFFFAOYSA-N 0.000 claims description 6
- 229910000073 phosphorus hydride Inorganic materials 0.000 claims description 4
- 238000001020 plasma etching Methods 0.000 claims description 2
- 230000010354 integration Effects 0.000 abstract description 10
- 239000010408 film Substances 0.000 description 26
- 229910002367 SrTiO Inorganic materials 0.000 description 1
- 229910010413 TiO 2 Inorganic materials 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 238000004140 cleaning Methods 0.000 description 1
- 239000002131 composite material Substances 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 239000003989 dielectric material Substances 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 235000012830 plain croissants Nutrition 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
- H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
- H01L28/84—Electrodes with an enlarged surface, e.g. formed by texturisation being a rough surface, e.g. using hemispherical grains
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
본 발명은 반도체소자의 캐패시터 제조방법에 관한 것으로, 하부절연층이 형성된 반도체기판에 콘택홀을 형성하고 상기 반도체기판에 접속되는 도전층을 일정두께 형성한 다음, 상기 도전층 상부에 도핑되지않은 반구형 다결정실리콘을 형성하고 상기 반구형 다결정실리콘을 마스크로하여 상기 도전층을 식각하여 언더컷을 형성한 다음, 저장전극마스크를 이용한 식각공정으로 상기 도전층과 반구형 다결정실리콘을 식각함으로써 표면적이 증가된 저장전극을 형성하고, 후공정에서 상기 저장전극의 표면에 유전체막과 플레이트전극을 순차적으로 형성함으로써 반도체소자의 고집적화에 충분한 정전용량을 갖는 캐패시터를 형성하여 반도체소자의 고집적화를 가능하게 하고 그에 따른 반도체 소자의 신뢰성을 향상시킬 수 있는 기술이다.
Description
제1a도 내지 제1d도는 본 발명의 실시예에 따른 반도체소자의 캐패시터 제조공정을 도시한 단면도.
* 도면의 주요부분에 대한 부호의 설명
11 : 반도체기판 15 : 하부절연층
17 : 콘택흘 19 : 도핑된 다결정실리콘막
21 : 도핑되지 않은 반구형 다결정실리콘 23 : 언더컷
25 : 저장전극
본 발명은 반도체소자의 캐패시터 제조방법에 관한 것으로, 특히 식각 선택비 차이를 이용하여 표면적이 증가된 저장전극을 형성하고 후공정으로 정전용량을 증가시킴으로써 반도체소자의 고집적화를 가능하게 하고 그에 따른 반도체소자의 신뢰성을 향상시키는 기술에 관한 것이다.
반도체 소자가 고집적화되어 셀 크기가 감소되므로, 저장전극의 표면적에 비례하는 정전용량을 충분히 확보하기가 어려워지고 있다.
특히, 단위셀이 하나의 모스 트랜지스터와 캐패시터로 구성되는 디램소자는 칩에서 만은 면적을 차지하는 캐패시터의 정전용량을 크게하면서, 면적을 주링는 것이 디램 소자의 고집적화에 중요한 요인이 된다.
그래서, (εo X εr X A ) / T (단, 상기 εo 는 진공유전율, 상기 εr은 유전막의 유전율, 상기 A 는 캐패시터의 면적 그리고 상기 T는 유전막의 두께)로 표시되는 캐패시터의 정전용량 C 를 증가시키기 위하여, 유전상수가 높은 물질을 유전체막으로 사용하거나, 유전체막을 얇게 형성하거나 또는 저장전극의 표면적을 증가시키는 등의 방법을 사용하였다.
그러나, 이러한 방법들은 모두 각각의 문제점을 가지고 있다.
즉, 높은 유전상수를 갖는 유전물질, 예를들어 Ta2O5, TiO2또는 SrTiO3등은 신뢰도 및 박막특성등이 확실하게 확인되어 있지 않다. 그래서, 실제소자에 적용하기가 어렵다. 그리고, 유전막 두께를 감소시키는 것은 소자 동작시 유전막이 파괴되어 캐패시터와 신뢰도에 심각한 영향을 준다.
또한, 저장전극의 표면적을 증가시키기위하여 핀형 및 실린더형으로 형성하거나 표면을 거칠게 하였으나 반도체소자의 고집전화에 충분한 정전용량을 확보할 수 없어 반도체소자의 고집적화를 어렵게 하는 문제점이 있다.
따라서, 본 발명은 종래기술의 문제점을 해결하기 위하여, 식각선택비 차이를 이용하여 표면적이 증가된 저장전극을 형성함으로써 반도체소자의 고집적화를 가능하게 하고 그에 따른 반도체소자의 신뢰성을 향상시킬 수 있는 반도체소자와 캐패시터 제조방법을 제공하는데 그 목적이 있다.
이상의 목적을 달성하기위한 본 발명인 반도체소자의 캐패시터 제조방법의 특징은, 소정의 하부구조물이 형성되어 있는 반도체기판 상부에 하부절연층을 형성하는 공정과, 저장전극 콘택마스크를 이용하여 상기 반도체기판의 예정된 부분을 노출시키는 콘택홀을 형성하는 제1식각공정과, 상기 콘택홀을 통하여 상기 예정된 부분에 접속되는 도핑된 도전층을 일정두께 형성하는 공정과, 상기 도핑된 도전층 상부에 도핑되지 않은 반구형 다결정실리콘을 형성하되, 일정간격 이격되어 상기 도핑된 도전층이 노출되도록 형성하는 공정과, 상기 반구형 다결정실리콘을 식각마스크로 사용하여 상기 노출되어 있는 토핑된 도전층을 식각하되, 상기 반구형 다결정실리콘 하부로 상기 도핑된 도전층을 언더컷시키는 제2식각공정과, 저장전극마스크를 식각마스크로 사용하여 상기 도전층과 도핑되지않은 반구형 다결정실리콘을 플라즈마식각하는 제3식각공정을 포함하는데 있다.
또한, 상기 도전층은 포스핀이 도핑된 다결정실리콘막인 것과, 상기 도전층 식각공정은 오존가스와 무수 HF 가스가 사용되는 것이다.
이하, 첨부된 도면을 참고로 하여 본 발명을 상세히 설명하기로 한다.
제1a도 내지 제1d도는 본 발명의 실시예에 따른 반도체소자의 캐패시터 제조공정을 도시한 단면도이다.
제1a도를 참조하면, 반도체기판(11) 상부에 하부력절연층(13)을 형성한다. 이때, 상기 하부절연층(15)은 상기 반도체기판(11) 상부에 소자분리절연막(도시 안됨), 게이트산화막(도시 안됨), 게이트전극(도시 안됨) 또는 비트라인(도시 안됨)을 형성하고 BPSG와 같이 플로우가 잘되는 절연물질로 평탄화된 것이다.
그 다음에, 캐패시터 콘택마스크(도시 안됨)를 이용한 식각공정으로 상기 반도체기판(11)의 예정된 부분을 노출시키는 콘택홀(17)을 형성한다. 그리고, 상기 콘택홀(17)을 통하여 상기 예정된 부분에 접속되는 도핑된 다결정실리콘막(19)을 일정두께 형성한다. 이때, 상기 다결정실리콘막(19)은 3000 내지 5000 Å두께로 형성된 것이다.
여기서, 상기 도핑된 다결정실리콘막(19)은 포스핀 불순물이 함유된 것이다.
제1b도를 참조하면, 상기 도핑된 다결정실리콘막(19) 상부에 도핑되지 않은 반구형 다결정실리콘(21)을 형성한다. 이때, 상기 도핑되지 않은 반구형 다결정실리콘(21)은 서로 일정 간격 이격되어 형성되어 상기 도핑된 다결정실리콘막(19)을 노출시킨다.
제1c도를 참조하면, 상기 반구형 다결정실리콘(21)과 상기 도핑된 다결정실리콘막(19)과의 식각선택비 차이를 이용한 식각공정으로 상기 노출되어 있는 도핑된 다결정실리콘막(19)을 일정두께 식각한다. 이때, 상기 반구형 다결정실리콘(21) 하부로 언더컷(23)이 형성된다.
여기서, 상기 식각공정은 오존가스와 무수 HF 가스가 배합된 혼합가스로 실시된 것이다. 이때, 상기 오존가스는 다결정실리콘을 산화시켜 표면에 산화막을 생성하고 상기 무수 HF 가스는 상기 생성된 산화막을 식각한다.
그래서, 상기 도핑된 다결정실리콘막(19)은 도핑원소인 포스핀에 의하여 빠르게 산화막이 생성되고 상기 산화막은 PSG 와 같은 특성을 갖는다. 그리고, 상기 생성된 산화막은 도핑되지않은 반구형 다결정실리콘막(21)보다 빠르게 식각된다. 결과적으로, 상기 도핑된 다결정실리콘막(19)이 상기 오존가스에 의하여 빠르게 산화됨으로써 상기 무수 HF 가스에 의하여 빠르게 식각되는 것이다.
제1d도를 참조하면, 저장전극마스크(도시 안됨)를 이용한 식각공정으로 상기 다결정실리콘(19, 21)을 식각함으로써 단순한 공정으로 표면적이 증가된 저장전극(25)을 형성한다.
후공정에서, 유전체막(도시안됨)과 플레이트전극(도시 안됨)을 형성함으로써 반도체소자의 고집적화에 충분한 정전용량을 갖는 캐패시터를 형성한다. 이때, 상기 유전체막은 NO 또는 ONO 복합구조로 형성된 것이다. 그리고, 상기 플레이트전극은 다결정실리콘막, 폴리사이드 또는 이와 유사한 특성을 갖는 전도물질로 형성된 것이다.
이상에서 설명한 바와 같이 본 발명에 따른 반도체소자의 캐패시터 제조 방법은, 식각선택비 차이를 이용한 식각공정으로 표면적이 증가된 저장전극을 형성하고 상기 지장전극의 표면에 유전체막과 플레이트전극을 순차적으로 형성함으로써 반도체소자의 고집적화에 충분한 정전용량을 갖는 캐패시터를 형성하여 반도체소자의 고집적화를 가능하게 하는 잇점이 있으며 오존가스 및 무수 HF가스를 사용함으로써 세정공정을 동시에 진행할 수 있는 잇점이 있다.
Claims (3)
- 소정의 하부구조물이 형성되어 있는 반도체기판 상부에 하부 절연층을 형성하는 공정과, 저장전극 콘택마스크를 이용하여 상기 반도체기판의 예정된 부분을 노출시키는 콘택홀을 형성하는 제1식각공정과, 상기 콘택홀을 통하여 상기 예정된 부분에 접속되는 도핑된 도전층을 일정두께 형성하는 공정과, 상기 도핑된 상부에 도핑되지 않은 반구형 다결정 실리콘을 형성하되, 일정간격 이격되어 상기 도핑된 도전층이 노출되도록 형성하는 공정과, 상기 반구형 다결정실리콘을 식각마스크로 사용하여 상기 노출되어 있는 도핑된 도전층을 식각하되, 상기 반구형 다결정실리콘 하부로 상기 도핑된 도전층을 언더컷시키는 제2식각공정과, 저장전극마스크를 식각마스크로 사용하여 상기 도전층과 도핑되지 않은 반구형 다결정실리콘을 플라즈마식각하는 제3식각공정을 포함하는 반도체소자의 캐패시터 제조방법.
- 제1항에 있어서, 상기 도핑된 포스핀이 도핑된 다결정실리콘막인 것을 특징으로하는 반도체소자의 캐패시터 제조방법.
- 제1항에 있어서, 상기 제2식각공정은 오존가스와 무수 HF 가스를 사용하여 실시하는 것을 특징으로하는 반도체소자의 캐패시터 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950018868A KR100190188B1 (ko) | 1995-06-30 | 1995-06-30 | 반도체소자의 캐패시터 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950018868A KR100190188B1 (ko) | 1995-06-30 | 1995-06-30 | 반도체소자의 캐패시터 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR970003988A KR970003988A (ko) | 1997-01-29 |
| KR100190188B1 true KR100190188B1 (ko) | 1999-06-01 |
Family
ID=19419292
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019950018868A KR100190188B1 (ko) | 1995-06-30 | 1995-06-30 | 반도체소자의 캐패시터 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100190188B1 (ko) |
-
1995
- 1995-06-30 KR KR1019950018868A patent/KR100190188B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR970003988A (ko) | 1997-01-29 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR930003277B1 (ko) | 반도체장치 및 그의 제조방법 | |
| US5478769A (en) | Process for fabricating a stashed capacitor in a semiconductor device | |
| KR100190188B1 (ko) | 반도체소자의 캐패시터 제조방법 | |
| JPH0714931A (ja) | 半導体装置の製造方法 | |
| KR100694996B1 (ko) | 반도체 소자의 캐패시터 제조 방법 | |
| KR0166491B1 (ko) | 반도체 소자의 캐패시터 제조방법 | |
| KR0159019B1 (ko) | 반도체 소자의 캐패시터 형성방법 | |
| KR0159020B1 (ko) | 반도체 소자의 저장전극 형성방법 | |
| KR0166030B1 (ko) | 반도체 소자의 캐패시터 제조방법 | |
| KR0140476B1 (ko) | 반도체 소자의 저장전극 제조방법 | |
| KR0166038B1 (ko) | 반도체 소자의 캐패시터 제조방법 | |
| JPH0870106A (ja) | 半導体装置およびその製造方法 | |
| KR0146256B1 (ko) | 반도체 소자의 캐패시터 제조방법 | |
| KR0166495B1 (ko) | 반도체소자의 저장전극 제조방법 | |
| KR0166031B1 (ko) | 반도체 소자의 캐패시터 제조방법 | |
| KR0166492B1 (ko) | 반도체 소자의 캐패시터 제조방법 | |
| KR0166029B1 (ko) | 반도체 소자의 캐패시터 제조방법 | |
| KR0130454B1 (ko) | 캐패시터 제조방법 | |
| KR100226217B1 (ko) | 반도체 소자의 전하저장전극 형성방법 | |
| KR100223739B1 (ko) | 반도체 소자의 전하저장전극 형성 방법 | |
| KR0166490B1 (ko) | 반도체 소자의 캐패시터 제조방법 | |
| KR950008248B1 (ko) | 반도체 소자의 캐패시터 제조방법 | |
| KR0159018B1 (ko) | 반도체소자의 캐패시터 제조방법 | |
| KR0137994B1 (ko) | 반도체 소자의 캐패시터 제조방법 | |
| KR0169597B1 (ko) | 반도체 소자의 캐패시터 제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20051219 Year of fee payment: 8 |
|
| LAPS | Lapse due to unpaid annual fee |