KR0166490B1 - 반도체 소자의 캐패시터 제조방법 - Google Patents

Abstract

본 발명은 반도체소자의 캐패시터 제조방법에 관한 것으로, 하부절연층이 형성된 반도체기판 상부에 제1절연막을 형성하고 콘택홀을 형성한 다음, 상기 콘택홀을 통하여 상기 반도체기판에 접속되는 제1도전층을 형성하고 상기 제1도전층 상부에 제2절연막과 제3절연막을 순차적으로 형성한 다음, 감광막패턴을 이용하여 상기 제2절연막을 식각하고, 상기 제1절연막을 습식식각하고 상기 제1도전층을 식각한 다음, 상기 제1절연막 상부구조물 측벽에 제2도전층 스페이서 형성공정과 상기 제2,3절연막 제거공정을 실시함으로써 표면적이 증가된 저장전극을 형성함으로써 후공정에서 반도체소자의 고집적화에 충분한 정전용량을 갖는 캐패시터를 하여 반도체소자의 신뢰성 향상 및 고집적화를 가능하게 하는 기술이다.

Description

반도체소자의 캐패시터 제조방법

제1도는 종래기술의 실시예에 따라 형성된 반도체소자의 캐패시터 제조공정을 도시한 단면도.

제2a도 내지 제2d도는 본 발명의 실시예에 따른 반도체소자의 캐패시터 제조공정을 도시한 단면도.

* 도면의 주요부분에 대한 부호의 설명

11,31 : 반도체기판 12,32 : 소자분리산화막

13,33 : 게이트산화막 14,34 : 게이트전극

15,35 : 산화막 스페이서 16,16',36,36’: 불순물 확산영역

17,37 : 하부절연층 18 : 실리콘질화막

19,39 : 제1다결정실리콘막 20 : 제1산화막

21 : 제2산화막 22 : 감광막 패턴

23,45 : 제2다결정실리콘막 24,44 : 유전체막

25 : 제3다결정실리콘막 27,38 : 콘택홀

본 발명은 반도체소자의 캐패시터 제조방법에 관한 것으로, 특히 반도체소자가 고집적화됨에 따라 필요로하는 충분한 정전용량을 확보하기 위하여 저장전극의 표면적을 증가시키는 기술에 관한 것이다.

반도체소자가 고집적화 되어 셀 크기가 감소되므로, 저장전극의 표면적에 비례하는 정전용량을 충분히 확보하기가 어려워지고 있다.

특히, 단위셀이 하나의 모스 트랜지스터와 캐패시터로 구성되는 디램 소자는 칩에서 많은 면적을 차지하는 캐패시터의 정전용량을 크게하면서, 면적을 줄이는 것이 디램 소자의 고집적화에 중요한 요인이 된다.

그래서, 캐패시터의 정전용량을 증가시키기 위하여 유전상수가 높은 물질을 유전체막으로 사용하였다. 또는 유전체막을 얇게 형성하였다.

그러나, 높은 유전상수를 갖는 유전물질, 예를들어 Ta₂O₅, TiO₂또는 SrTiO₃등은 신뢰도 및 박막특성 등이 확실하게 확인되어 있지 않다. 그래서, 실제소자에 적용하기가 어렵다. 그리고, 유전막 두께를 감소시키는 것은 소자 동작시 유전막이 파괴되어 캐패시터의 신뢰도를 저하시켜 반도체소자의 고집적화를 어렵게 하는 문제점이 있다.

제1도는 종래기술에 의하여 형성된 스택(stack) 구조의 캐패시터를 도시한 단면도이다.

제1도를 참조하면, 반도체기판(31) 상부에 소자분리산화막(32), 게이트산화막(33), 게이트전극(34), 산화막 스페이서(35) 및 불순물 확산영역(36,36')을 순차적으로 형성한다. 그리고 전체구조상부를 평탄화시키는 하부절연층(37)을 형성한다. 그리고, 콘택마스크(도시안됨)를 이용한 식각공정으로 상기 반도체기판(31) 상부에 형성된 불순물 확산영역(36)을 노출시키는 콘택홀(38)을 형성한다. 그리고, 상기 콘택홀(38)을 통하여 상기 반도체기판(31)에 접속되도록 제1다결정 실리콘막(39)을 형성한다. 그리고, 저장전극마스크를 이용하여 상기 제1다결정실리콘막(39)을 식각한다. 그리고, 전체표면상부에 유전체막(44)과 제2다결정실리콘막(45)을 형성한다. 이때, 상기 유전체막(44)은 NO 또는 ONO 의 복합구조를 갖는다. 그리고, 상기 제2다결정실리콘막(45)은 플레이트전극으로 사용된다. 또한, 상기 플레이트전극은 폴리사이드로 형성할 수 있다.

따라서, 본 발명은 종래기술의 문제점을 해결하기위하여, 하부절연층이 형성된 반도체기판 상부에 제1절연막을 형성하고 콘택홀을 형성한 다음, 상기 콘택홀을 통하여 상기 반도체기판에 접속되는 제1도전층을 형성하고 상기 제1도전층 상부에 제2절연막과 제3절연막을 순차적으로 형성한 다음, 감광막 패턴을 이용하여 상기 제2절연막을 식각하고, 상기 제11절연막을 습식식각하고, 상기 제1도전층을 식각한 다음, 상기 제1절연막 상부구조물 측벽에 제2도전층 스페이서 형성공정과 상기 제2,3절연막 제거공정을 실시함으로써 표면적이 증가된 저장전극을 형성함으로써 후공정에서 반도체소자의 고집적화에 충분한 정전용량을 갖는 캐패시터를 형성하는 반도체소자의 캐패시터 제조방법을 제공하는 데 그 목적이 있다.

이상의 목적을 달성하기위한 본 발명의 특징은, 반도체기판 상부에 하부절연층 및 제1절연막을 순차적으로 형성하는 공정과, 상기 제1절연막과 하부절연층을 식각하여 상기 반도체기판의 불순물 확산영역을 노출시키는 저장전극 콘택홀을 형성하는 공정과, 상기 불순물 확산영역에 접속되는 제1도전층을 형성하는 공정과, 상기 제1도전층 상부에 식각선택비 차이를 갖는 제2절연막과 제3절연막을 적층하는 공정과, 상기 제3절연막 상부에 감광막패턴을 형성하는 공정과, 상기 감광막패턴을 마스크로하여 상기 제3절연막을 식각하는 공정과, 상기 감광막패턴을 마스크로하여 상기 제2절연막을 습식식각함으로써 상기 제3절연막의 하부로 언더컷을 형성하는 공정과, 상기 감광막패턴을 마스크로하여 상기 제1도전층을 식각하는 공정과, 상기 감광막패턴을 제거하는 공정과, 상기 제1도전층, 제2절연막 및 제3절연막의 측벽에 제2도전층 스페이서를 형성하되, 상기 제1도전층과 접속시키는 공정과, 상기 제3,2 절연막을 제거함으로써 표면적이 증가된 저장전극을 형성하는 공정을 포함하는 것이다.

이하, 첨부된 도면을 참고로 하여 본 발명을 상세히 설명하기로 한다.

제2a도 내지 제2d도는 본 발명의 실시예에 따른 반도체소자의 캐패시터 제조공정을 도시한 단면도이다.

제2a도를 참조하면, 반도체기판(11) 상부에 소자분리산화막(12), 게이트산화막(13), 게이트전극(14), 산화막 스페이서(15) 및 불순물 확산영역(16,16')을 순차적으로 형성한다. 그리고, 전체표면상부를 평탄화시키는 하부절연층(17)과 실리콘질화막(18)을 순차적으로 형성한다.

그리고, 콘택마스크(도시안됨)을 이용한 식각공정으로 상기 반도체기판(11)의 불순물 확산영역(16)을 노출시키는 콘택홀(27)을 형성한다. 그리고, 상기 콘택홀(27)을 통하여 상기 불순물 확산영역(16)에 접속되도록 제1다결정실리콘막(19)을 형성한다. 이때, 상기 제1다결정실리콘막(19) 대신에 폴리사이드로 형성할 수도 있다.

그 다음에, 상기 제1다결정실리콘막(19) 상부에 제1산화막(20)과 제2산화막(21)을 순차적으로 형성한다. 이때, 상기 제1산화막(20)을 불순물이 도핑된 피. 에스지. (PSG : Phospho Silica glass, 이하에서 PSG 라 함)또는 비.피.에스.지.(BPSG : Boro Phospho Silica glass, 이하에서 BPSG 라 함)로 형성한다. 그리고, 상기 제2산화막(21)은 테오스 (TEOS : Tetra Ethyl Ortho Silicate, 이하에서 TEOS 라 함) 로 형성한다. 이후 후공정인 상기 제1산화막(20) 습식식각공정시 상기 제2산화막(21) 보다 빨리 식각되어 상기 제2산화막(21)의 하부로 언더컷이 형성되도록 하기 위한 것이다.

그 후에, 상기 제2산화막(21) 상부에 감광막패턴(22)을 형성한다. 상기 감광막패턴(22)은 저장전극마스크(도시안됨)보다 작게 형성된 것이다.

제2b도를 참조하면, 상기 감광막패턴(22)을 마스크로 하여 상기 제2산화막(21)을 식각한다. 그리고, 상기 제1산화막(20)을 습식식각한다. 이때, 상기 제1산화막(20)은 측면으로 식각되어 상기 제2산화막(21)의 하부로 언더컷(undercut)이 형성된다. 여기서, 상기 습식식각은 상기 제2산화막(21) 및 제1다결정실리콘막(19)과의 식각선택비 차이를 이용하여 실시한 것이다.

그 다음에, 상기 감광막패턴(22)을 마스크로하여 상기 제1다결정실리콘막(19)을 식각한다. 이때, 상기 실리콘질화막(18)이 식각장벽으로 사용된다.

제2c도를 참조하면, 상기 감광막패턴(22)을 제거한다. 그리고, 전체표면상부에 제2다결정실리콘막(23)을 일정두께 형성한다. 이때, 상기 제2다결정실리콘막(23)은 후공정에서 형성될 제2다결정실리콘막(23) 스페이서가 측면에 형성되는 다른 제2다결정실리콘막(23) 스페이서와 단락되지않도록 두께를 조절한다. 그 다음에, 상기 제2다결정실리콘막(23)의 두께만큼 이방성식각을 실시하여 상기 제1다결정실리콘막(19), 제1산화막(20) 및 제2산화막(21)의 측벽에 제2다결정실리콘막(23) 스페이서를 형성한다. 이때, 상기 제2다결정실리콘막(23) 스페이서는 옆에 형성되는 다른 제2다결정실리콘막(23) 스페이서와 일정거리 이격되어 형성된 것이다.

제2d도를 참조하면, 상기 제2산화막(21)과 제1산화막(20)을 순차적으로 제거함으로써 표면적이 증가된 저장전극(도시안됨)을 형성한다. 이때, 상기 제2산화막(21)과 제1산화막(20) 제거공정은 상기 제1,2 다결정실리콘막(19,23)과의 식각선택비 차이를 이용하여 실시한다.

그 다음에, 전체표면상부에 유전체막(24)을 형성한다. 그리고, 제3다결정실리콘막(25)을 형성함으로써 반도체소자의 고집적화에 충분한 정전용량을 갖는 캐패시터를 형성한다. 이때, 상기 제3다결정실리콘막(25)은 플레이트전극으로 사용된 것이다. 여기서, 상기 플레이트전극은 폴리사이드 또는 이와 유사한 전도물질로 형성할 수 있다.

이상에서 설명한 바와같이 본 발명에 따른 반도체소자의 캐패시터 제조방법은, 감광막패턴을 이용하여 절연막에 언더컷을 형성하는 식각공정과 전면식각공정, 도전층 스페이서 형성공정 그리고 식각선택비 차이를 이용한 절연막 식각공정으로 표면적이 증가된 저장전극을 형성하고 후공정에서 표면상부에 유전체막과 플레이트전극을 순차적으로 형성함으로써 반도체소자의 고집적화에 충분한 정전용량을 확보할 수 있어 반도체소자의 신뢰성 향상 및 고집적화를 가능하게 하는 잇점이 있다.

Claims (6)

1. 반도체기판 상부에 하부절연층 및 제1절연막을 순차적으로 형성하는 공정과, 상기 제1절연막과 하부절연층을 식각하여 상기 반도체기판의 불순물 확산영역을 노출시키는 저장전극 콘택홀을 형성하는 공정과, 상기 불순물 확산영역에 접속되는 제1도전층을 형성하는 공정과, 상기 제1도전층 상부에 식각선택비 차이를 갖는 제2절연막과 제3절연막을 적층하는 공정과, 상기 제3절연막 상부에 감광막패턴을 형성하는 공정과, 상기 감광막패턴을 마스크로하여 상기 제3절연막을 식각하는 공정과, 상기 감광막패턴을 마스크로하여 상기 제2절연막을 습식식각함으로써 상기 제3절연막의 하부로 언더컷을 형성하는 공정과, 상기 감광막패턴을 마스크로하여 상기 제1도전층을 식각하는 공정과, 상기 감광막패턴을 제거하는 공정과, 상기 제1도전층, 제2절연막 및 제3절연막의 측벽에 제2도전층 스페이서를 형성하되, 상기 제1도전층과 접속시키는 공정과, 상기 제3,2 절연막을 제거함으로써 표면적이 증가된 저장전극을 형성하는 공정을 포함하는 반도체소자의 캐패시터 제조방법.
2. 제1항에 있어서, 상기 제1절연막은 실리콘 질화막으로 형성되는 것을 특징으로하는 반도체소자의 캐패시터 제조방법.
3. 제1항에 있어서, 상기 제2절연막은 불순물이 도핑된 BPSG 나 PSG 절연막으로 형성되는 것을 특징으로하는 반도체소자의 캐패시터 제조방법.
4. 제3항에 있어서, 상기 제3절연막은 TEOS 와 같이 상기 제2절연막보다 식각선택비가 낮은 물질이 사용되는 것을 특징으로하는 반도체소자의 캐패시터 제조방법.
5. 제1항에 있어서, 상기 감광막패턴은 저장전극마스크보다 작게 형성되는 것을 특징으로하는 반도체소자의 캐패시터 제조방법.
6. 제1항에 있어서, 상기 제2절연막의 습식식각은 상기 제1도전층 및 제3절연막과의 식각선택비 차이를 이용하여 실시되는 것을 특징으로하는 반도체소자의 캐패시터 제조방법.