KR0150674B1 - 캐패시터 제조방법 - Google Patents
캐패시터 제조방법Info
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Abstract
본 발명은 반도체 제조 분야에 관한 것으로, 특히 반도체 장치 제조 공정중 캐패시터 제조 공정에 관한 것이며, 더 자세히는 유효 표면적을 증대시킨 터널형 캐패시터 제조방법에 관한 것이다. 본 발명은 불순물 농도를 달리하는 다수의 희생막을 교대로 적층시키고, 불순물 농도에 따른 습식 식각률 차이를 이용하여 희생막을 패터닝함으로써 전하저장 전극 내부, 다시 말해 터널 구조의 내부에 요철을 형성하여 캐패시터의 유효 표면적을 증대시키는 기술이다. 또한, 본 발명은 도펀트 농도를 달리한 희생막을 다층으로 적층시켜 습식 애천트에서의 식각율 차이를 유도함으로써 비교적 단순한 공정을 통해 캐패시터의 유효 표면적을 증대시키는 효과가 있으며, 이로 인하여 고집적 반도체 장치의 동작 특성을 확보할 수 있는 효과가 있다.
Description
제1도는 종래기술에 따라 형성된 터널형 캐패시터의 단면도.
제2a도 내지 제2d도는 본 발명의 일실시예에 따른 터널형 캐패시터 제조 공정도.
* 도면의 주요부분에 대한 부호의 설명
15,15',19 : 폴리실리콘막 61 : 고농도의 인이 도핑된 인산화막
62 : 저농도의 인이 도핑된 인산화막
본 발명은 반도체 제조 분야에 관한 것으로, 특히 반도체 제조 공정중 캐패시터 제조공정에 관한 것이며, 더 자세히는 유효 표면적을 증대시킨 터널형 캐패시터 제조방법에 관한 것이다.
디램(DRAM)을 비롯한 반도체 장치의 고집적화에 따라 셀 면적은 감소하게 되었으며, 이에 따라 동작 특성의 유지를 위한 캐패시터의 충분한 캐패시턴스를 확보하는 것이 고집적화에 수반되는 과제로 부각되고 있다.
이를 위하여 단위 셀의 면적을 증가시키지 않으면서 캐패시터의 유효 표면적을 증가시키기 위하여 실린더형, 핀형, 터널형 등의 3차원 구조의 캐패시터가 제시되고 있다.
첨부된 도면 제1도는 종래기술에 따라 형성된 터널형 캐패시터의 단면을 도시한 것으로, 이를 참조하여 종래기술을 개략적으로 설명하면 다음과 같다.
우선, 실리콘 기판(10)에 필드 산화막(1), 접합영역(2), 게이트 전극(3) 및 비트라인(3')을 통상적인 공정을 통해 형성한다. 미설명 도면 부호 4,4'는 층간절연막을 나타낸 것이다. 이어서, 전하저장 전극 콘택홀을 형성하고, 그를 통해 접합영역(2)에 콘택되는 폴리실리콘막(5)을 증착시킨 다음, 그 상부에 희생막인 인산화막(Phospho Silicate Glass, PSG)(6)을 증착한 다음 사진 및 식각 공정을 통해 소정의 패턴을 형성한다. 계속하여, 전체구조 상부에 다시 폴리실리콘막(5')을 증착하고, 사진 및 식각 공정을 통해 폴리실리콘막(5',5)을 패터닝하여 전하저장 전극을 정의한다. 그후 인산화막(6)을 습식 제거하고, 폴리실리콘막(5',5) 표면에 유전막(8) 및 플레이트 전극(9)을 형성한다. 이때 인산화막(6)이 차지하고 있던 공간은 플레이트 전극(9)으로 채워지게 된다.
그러나, 상술한 바와 같은 종래의 터널형 캐패시터는 그 구조로부터 확보될 수 있는 캐패시턴스의 한계점에 도달하여 향후 초고집적 반도체 장치의 동작 특성을 확보하기 어려운 상태이다.
따라서, 상기와 같은 문제점을 해결하기 위하여 안출된 본 발명은 제한된 레이아웃에서 캐패시터의 유효 표면적을 증대시킬 수 있는 반도체 장치의 터널형 캐패시터 제조방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위하여 본 발명은 전하저장 전극 콘택홀이 형성된 반도체 기판 상에 제1전도막을 형성하는 제1단계; 상기제1전도막 상부에 도펀트의 농도를 달리하는 희생막을 교대로 다수번 적층시키는 제2단계; 적층된 상기 희생막을 선택 식각하여 희생막 패턴을 형성하는 제3단계; 적층된 상기 희생막간의 습식 식각률 차이를 이용하여 식각하여 상기 희생막 패턴의 측면 프러파일을 요철지도록 하는 제4단계; 상기 제1전도막에 접속되며 상기 희생막을 덮는 제2전도막을 형성하는 제5단계; 상기 희생막을 습식 제거하는 제6단계; 및 상기 제1 및 제2 전도막 표면에 유전막 및 플레이트 전극을 형성하는 제7단계를 포함하여 이루어진다.
즉, 본 발명은 불순물 농도를 달리하는 다수의 희생막을 교대로 적층시키고, 불순물 농도에 따른 습식 식각률 차이를 이용하여 희생막을 패터닝함으로써 전하저장 전극 내부, 다시 말해 터널 구조의 내부에 요철을 형성하여 캐패시터의 유효 표면적을 증대시키는 기술이다.
이하, 첨부된 도면 제2a도 내지 제2d도를 참조하여 본 발명의 일실시예를 상술한다.
먼저, 제2a도에 도시된 바와 같이 실리콘 기판(20)에 필드 산화막(11), 접합영역(12), 게이트 전극(13) 및 비트라인(13')을 통상적인 공정을 통해 형성한다. 미설명 도면 부호 14,14'는 층간절연막을 나타낸 것이다. 이어서, 전하저장 전극 콘택홀을 형성하고, 그를 통해 접합영역(12)에 콘택되는 폴리실리콘막(15)을 증착시킨 다음, 그 상부에 고농도의 인이 도핑된 인산화막(61) 및 저농도의 인이 도핑된 인산화막(62)을 교대로 다수번 증착한다. 이때, 공정 반복 회소는 요구되는 캐패시턴스에 따라 조절한다. 계속하여, 전하저장 전극 형성 영역을 정의를 위한 포토레지스트 패턴(17)을 형성하고 그를 식각 마스크로 사용하여 하부의 폴리실리콘막(15)까지 선택 식각한다.
이하의 도면에서 실리콘 기판(20), 필드 산화막(11), 접합영역(12), 게이트 전극(13), 비트라인(13') 및 층간절연막(14,14')은 본 발명의 기술적 요지와 직접적인 관계가 없으므로 생략하기로 한다.
다음으로, 제2b도에 도시된 바와 같이 포토레지스트 패턴(17)을 제거하고, 포토레지스트 레지듀(residue)제거를 위한 습식 세정 공정을 실시한다. 이때, 도핑된 인의 농도에 따른 인산화막(61, 62)의 식각률 차이로 인하여 나사산 형상의 요철이 형성된다.
계속해서, 제2c도에 도시된 바와 같이 전체구조 상부에 폴리실리콘막(15')을 증착하고 이를 선택 식각하여 전하저장 전극을 형성한 다음, 인산화막(61, 62)을 습식 제거한다.
다음으로, 제2d도에 도시된 바와 같이 전하저장 전극의 표면에 유전막(18) 및 플레이트 전극용 폴리실리콘막(19)을 차례로 증착하여 인산화막(61, 62)의 제거로 형성된 공간은 폴리실리콘막(19)으로 모두 채워진다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
상기와 같이 이루어지는 본 발명은 도펀트 농도를 달리한 희생막을 다층으로 적층시켜 습식 에천트에서의 식각율 차이를 유도함으로써 비교적 단순한 공정을 통해 캐패시터의 유효 표면적을 증대시키는 효과가 있으며, 이로 인하여 고집적 반도체 장치의 동작 특성을 확보할 수 있는 효과가 있다.
Claims (3)
- 전하저장 전극 콘택홀이 형성된 반도체 기판 상에 제1전도막을 형성하는 제1단계; 상기 제1전도막 상부에 도펀트의 농도를 달리하는 희생막을 교대로 다수번 적층시키는 제2단계; 적층된 상기 희생막을 선택 식각하여 희생막 패턴을 형성하는 제3단계; 적층된 상기 희생막간의 습식 식각률 차이를 이용하여 식각하여 상기 희생막 패턴의 측면 프러파일을 요철지도록 하는 제4단계; 상기 제1전도막에 접속되며 상기 희생막을 덮는 제2전도막을 형성하는 제5단계; 상기희생막을 습식 제거하는 제6단계; 및 상기 제1 및 제2 전도막 표면에 유전막 및 플레이트 전극을 형성하는 제7단계를 포함하여 이루어진 반도체 장치의 터널형 캐패시터 제조방법.
- 제1항에 있어서, 상기 희생막이 인산화막인 것을 특징으로 하는 반도체 장치의 터널형 캐패시터 제조방법
- 제1항 또는 제2항에 있어서, 상기 제3단계의 상기 선택 식각이 소정의 포토레지스트 패턴을 식각 마스크로 사용하여 이루어지며, 상기 제4단계가 상기 포토레지스트 패턴의 제거를 위한 세정 공정에 의해 이루어진 것을 특징으로 하는 반도체 장치의 터널형 캐패시터 제조방법.
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US9842761B2 (en) | 2013-12-27 | 2017-12-12 | Taiwan Semiconductor Manufacturing Co., Ltd. | Mechanisms for forming FinFETs with different fin heights |
-
1994
- 1994-06-07 KR KR1019940012747A patent/KR0150674B1/ko not_active IP Right Cessation
Cited By (2)
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Also Published As
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