KR100968146B1 - 캐패시터 형성 방법 - Google Patents
캐패시터 형성 방법 Download PDFInfo
- Publication number
- KR100968146B1 KR100968146B1 KR1020030029147A KR20030029147A KR100968146B1 KR 100968146 B1 KR100968146 B1 KR 100968146B1 KR 1020030029147 A KR1020030029147 A KR 1020030029147A KR 20030029147 A KR20030029147 A KR 20030029147A KR 100968146 B1 KR100968146 B1 KR 100968146B1
- Authority
- KR
- South Korea
- Prior art keywords
- capacitor
- etch stop
- forming
- depositing
- oxide film
- Prior art date
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
본 발명은 소정의 제 1 캐패시터 산화막의 제 1 스토리지 노드 콘택홀 상부만 채워지도록 매립 산화막을 증착한 후 식각 정지막을 증착하는 단계와, 상기 식각 정지막 상부에 제 2 캐패시터 산화막을 증착한 후 제 2 스토리지 노드 콘택홀을 형성하는 단계와, 상기 식각 정지막 및 매립 산화막을 식각한 후 폴리실리콘을 증착하고 포토레지스트를 도포한 후 에치백 공정을 진행하는 단계와, 상기 포토레지스트를 제거하고, 제 2 캐패시터 산화막을 딥-아웃 공정을 통해 제거하는 단계를 포함함으로써 식각 정지막이 캐패시터간 버팀목 역할을 하도록 하여 소자의 쓰러짐을 방지하여 캐패시터간 브리지를 방지할 수 있도록 하는 캐패시터 형성 방법에 관한 것이다.
캐패시터, 버팀목, 식각 정지막, 질화막, 브리지
Description
도 1a 내지 도 1c는 종래 기술에 의한 캐패시터 형성 방법을 순차적으로 나타낸 공정 단면도이다.
도 2a 내지 도 2e는 본 발명에 의한 캐패시터 형성방법을 순차적으로 나타낸 공정 단면도이다.
- 도면의 주요부분에 대한 부호의 설명 -
200 : 반도체 기판 201 : 층간 절연막
202 : 스토리지 노드 플러그 203 : 제 1 식각 정지막
204 : 제 1 캐패시터산화막 205 : 매립 산화막
206 : 제 2 식각 정지막 207 : 제 2 캐패시터 산화막
208 : 폴리실리콘 209 : 준안정 폴리실리콘
본 발명은 캐패시터 형성 방법에 관한 것으로, 보다 상세하게는 100nm 이하의 디자인 룰에서 캐패시터의 높이 증가와 캐패시터 사이의 간격 감소로 인해 야기되는 캐패시터의 쓰러짐에 의한 소자의 브리지를 방지할 수 있도록 하는 캐패시터 제조 방법에 관한 관한 것이다.
현재 반도체 소자의 고집적화를 달성하기 위하여 셀 면적의 감소 및 동작 전압의 저전압화에 관한 연구개발이 활발하게 진행되고 있으며, 반도체 소자의 고집적화가 이루어질수록 커패시터의 면적이 급격하게 감소되지만 기억소자의 동작에 필요한 전하 즉, 단위 면적에 확보되는 커패시턴스는 증가되어야만 한다.
이러한 커패시터는 작은 면적 내에서 보다 큰 고정전용량을 얻기 위해서 얇은 유전체막 두께 확보, 3차원적인 커패시터의 구조를 통해서 유효 면적 증가, 유전율이 높은 물질을 사용하여 유전체막을 형성하는 등의 몇 가지 조건이 만족되어야만 한다.
최근 반도체 메모리 장치가 점차적으로 고집적화 됨에 따라 반도체 기판 상의 배선의 넓이뿐만 아니라 배선과 배선 사이의 간격도 현저하게 감소하기 때문에 종래 기술에 의해 제조되는 캐패시터는 고정전용량을 충족하기 위해 높이가 증가하게되고, 배선과 배선 사이의 좁은 간격으로 인해 캐패시터 산화막을 딥-아웃 공정에 의해 제거할 때 기울어지거나, 쓰러지게 되어 캐패시터간의 브리지를 유발하는 문제점이 있었다.
이하, 첨부한 도면을 참고로 하여, 상기와 같은 종래 기술에 의한 캐패시터 제조 방법에서 나타나는 문제점을 더욱 상세히 설명하기로 한다.
도 1a 내지 도 1c는 종래 기술에 의한 캐패시터 형성 방법을 순차적으로 나타낸 공정 단면도이다.
우선, 도1a에 도시된 바와 같이 소정의 하부 구조가 형성된 반도체 기판(100) 상에 층간 절연막(101)을 증착하고, 포토레지스트(미도시함)를 도포한 후 소저의 노광 및 현상 공정을 진행하여 선택적으로 패터닝함으로써 상기 층간 절연막(101)의 스토리지노드 콘택 플러그 형성 영역을 노출시키도록 포토레지스트 패턴(미도시함)을 형성한다.
이어서, 상기 포토레지스트 패턴(미도시함)을 이용하여 선택적인 식각 공정을 진행함으로써 상기 층간 절연막(101)에 스토리지 콘택 플러그용 콘택홀을 형성한다. 이어서, 포토레지스트 패턴을 제거하고 도전 물질을 예를 들어 폴리실리콘 등을 증착한 후 상기 층간 절연막(101)이 노출될 때까지 평탄화하여 스토리지 노드 콘택 플러그(102)를 형성한다.
그리고 나서, 식각 정지막으로 질화막(103) 및 캐패시터 산화막(104)을 증착하고, 소정의 사진 및 식각 공정을 진행하여 상기 캐패시터 산화막(104)의 캐패시터 형성 영역을 식각하여 캐패시터 콘택홀을 형성한 후 하부의 노출된 식각 정지막(103)을 제거한다.
그런 다음, 도1b에 도시된 바와 같이 상기 캐패시터 콘택홀을 포함한 캐패시터 산화막(104) 상에 폴리실리콘(105)을 증착한 후 상기 캐패시터 콘택홀이 매립되도록 포토레지스트(미도시함)를 도포한다. 그리고, 상기 캐패시터 산화막(104) 상 부가 노출되도록 에치백 공정을 진행한 후 포토레지스트를 제거한다.
상기 캐패시터 산화막(104)을 딥 아웃 공정에 의해 제거한 후 도1c에 도시된 바와 같이 상기 폴리실리콘(105) 표면에 울퉁불퉁한 엠보싱 형상의 준안정성 폴리실리콘(Metastable Poly Silicon: 106)를 형성한다.
이와 같은 종래 기술에 의해 캐패시터를 제조할 경우, 100nm 이하의 디자인 룰에서는 캐패시터의 높이 증가와 캐패시터 사이의 간격이 작아져 캐패시터 산화막을 딥-아웃(Dip-Out) 공정에 의해 제거할 때 캐패시터가 기울어지거나, 쓰러지게되어 결국 캐패시터간 브리지를 유발하여 소자의 페일을 초래하게 되는 문제점이 있었다.
상기와 같은 문제점을 해결하기 위한 본 발명은 캐패시터 산화막을 두 단계로 나누어 형성하되, 캐패시터 산화막 중간에 식각 정지막을 형성하여 식각 정지막을 캐패시터간 버팀목 역할을 하도록 함으로써 캐패시터간 브리지를 방지할 뿐만 아니라, 식각 공정의 한계를 극복하여 캐패시터의 높이를 증가시킬 수 있어 캐패시터 용량을 증가시킬 수 있는 캐패시터 형성 방법을 제공하기 위한 것이다.
상기와 같은 목적을 실현하기 위한 본 발명은 소정의 하부 구조가 형성된 반도체 기판 상에 제 1 캐패시터 산화막을 증착한 후 제 1 스토리지 노드 콘택홀을 형성하는 단계와, 상기 제 1 스토리지 노드 콘택홀의 상부만 채워지도록 매립 산화막을 증착한 후 식각 정지막을 증착하는 단계와, 상기 식각 정지막 상부에 제 2 캐패시터 산화막을 증착한 후 제 2 스토리지 노드 콘택홀을 형성하는 단계와, 상기 식각 정지막 및 매립 산화막을 식각한 후 폴리실리콘을 증착하고 포토레지스트를 도포한 후 에치백 공정을 진행하는 단계와, 상기 포토레지스트를 제거하고, 제 2 캐패시터 산화막을 딥-아웃 공정을 통해 제거하는 단계와, 상기 폴리실리콘 표면에 준안정 폴리실리콘을 형성하는 단계를 포함하는 것을 특징으로 하는 캐패시터 형성 방법에 관한 것이다.
이와 같은 본 발명에 의한 캐패시터 형성 방법에 따르면, 캐패시터 산화막 중간에 식각 정지막을 형성하여 상기 식각 정지막을 캐패시터 간의 버팀목 역할을 하도록 하고, 스토리지 노드 콘택홀을 이중으로 형성함으로써 캐패시터의 쓰러짐 현상을 방지하고, 캐패시터 식각 공정의 한계를 극복하여 캐패시터 높이를 증가시킬 수 있다.
상기 본 발명의 캐패시터 제조 방법에서는, 제 1 캐패시터 산화막은 제 2 캐패시터 산화막에 비해 식각 속도가 더 계열의 산화 물질로 증착하는바, 제 2 스토리지 노드 콘택 식각 후 보윙(bowing) 프로파일에 의해 캐패시터 간의 브리지를 최소화할 수 있게된다.
상기 매립 산화막은 제 1 스토리지 노드 콘택홀의 상부만 채워지도록 하기 위해 스텝 커버리지 특성이 좋지 않은 산화물질 예를 들어, USG 산화막 등을 이용하는 것이 바람직하다.
이하, 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 설명한다. 또한 본 실시예는 본 발명의 권리범위를 한정하는 것은 아니고, 단지 예시로 제시된 것이며 종래 구성과 동일한 부분은 동일한 부호 및 명칭을 사용한다.
도 2a 내지 도 2e는 본 발명에 의한 캐패시터 형성방법을 순차적으로 나타낸 공정 단면도이다.
우선, 도2a에 도시된 바와 같이 소정의 하부 구조가 형성된 반도체 기판(200) 상에 층간 절연막(201)을 증착하고, 포토레지스트(미도시함)를 도포한 후 소정의 노광 및 현상 공정을 진행하여 선택적으로 패터닝함으로써 상기 층간 절연막(201)의 스토리지노드 콘택 플러그 형성 영역을 노출시키도록 포토레지스트 패턴(미도시함)을 형성한다.
이어서, 상기 포토레지스트 패턴(미도시함)을 이용하여 선택적인 식각 공정을 진행함으로써 상기 층간 절연막(201)에 스토리지 콘택 플러그용 콘택홀을 형성한다. 이어서, 포토레지스트 패턴을 제거하고 도전 물질을 예를 들어 폴리실리콘 등을 증착한 후 상기 층간 절연막(201)이 노출될 때까지 평탄화하여 스토리지 노드 콘택 플러그(202)를 형성한다.
그리고 나서, 제 1 식각 정지막(203)으로 질화막을 증착한 후 제 1 캐패시터 산화막(204)을 증착하고, 소정의 사진 및 식각 공정을 진행하여 상기 제 1 캐패시터 산화막(204)의 캐패시터 형성 영역을 식각하여 제 1 스토리지 노드 콘택홀을 형성한 한다.
그런 다음, 도2b에 도시된 바와 같이 상기 제 1 스토리지 노드 콘택홀을 형성한 결과물에 대해 스텝 커버리지가 좋지 않은 산화막, 예를 들어 USG 산화막 등의 매립 산화막(205)을 증착한 후 제 2 식각 정지막(206)으로 질화막을 증착한다. 이때, 매립 산화막은 제 1 스토리지 노그 콘택홀의 상부만 채워질 때까지 실시하여 콘택홀 내부에는 매립되지 않도록 한다.
이어서, 제 2 캐패시터 산화막(207)을 증착하되, 하부의 제 1 캐패시터 산화막(204)에 비해 식각 속도가 느린 산화막 계열을 물질을 이용하는 것이 바람직하다. 이때, 제 2 캐패시터 산화막(207)의 두께는 정전용량 확보를 위해 식각 가능한 최대의 두께로 함으로써 캐패시터의 용량을 확보할 수 있다.
그리고 나서, 상기 제 2 캐패시터 산화막(207) 상의 제 2 스토리지 노드 콘택홀 형성 영역을 식각하기 위한 포토레지스트 패턴(미도시함)을 형성한 후 이를 이용한 식각 공정을 진행하여 제 2 스토리지 노드 콘택홀을 형성한 결과물은 도2c와 같다.
그리고, 도2d에 도시된 바와 같이 제 2 식각 정지막(206) 및 매립 산화막(205)을 식각한 후 하부의 노출된 제 1 식각 정지막(203)을 제거한다. 이때, 식각 공정은 매립 산화막이 제거될 때까지 충분히 실시한다.
이후, 도2e에 도시된 바와 같이 폴리실리콘(208)을 증착한 후 포토레지스트(미도시함)를 도포하고 상기 제 2 캐패시터 산화막이 노출되도록 폴리실리콘(208)과 포토레지스트(미도시함)에 대해 에치백 공정을 진행한 후 포토레지스트를 제거하고, 제 2 캐패시터 산화막(207)을 딥-아웃 공정을 통해 제거한다. 이때, 상기 딥- 아웃 공정시 제 2 식각 정지막에 의해 제 2 캐패시터 산화막(207)만 제거되고, 제 1 캐패시터 산화막은 제거되지 않게된다.
그런 다음, 상기 폴리실리콘(208) 표면에 울퉁불퉁한 엠보싱 형상의 준안정성 폴리실리콘(209)를 형성한다.
이와 같이 본원 발명에 의하면, 캐패시터 산화막을 두단계로 형성하되, 각 캐패시터 산화막 중간에 식각 정지막을 형성하여 캐패시터간 버팀목이 되도록 하고, 상부의 캐패시터 산화막만 제거함으로써 캐패시터의 쓰러짐이나 기울기 등을 방지하여 캐패시터의 브리지 원인을 해소할 수 있다.
상기한 바와 같이 본 발명은 스토리지 노드를 두 번에 나누어 형성하고, 캐패시터 산화막 중간에 식각 정지막을 형성하여 버팀목 역할을 하도록 하여 캐패시터의 쓰러짐에 의한 브리지 유발 원인을 방지하여 소자의 신뢰성을 향상시킬 수 있는 이점이 있다.
또한, 두 번의 스토리지 노드 식각 공정을 진행함으로써 캐패시터의 높이 한계를 극복하여 캐패시터 용량을 증가시킬 수 있는 이점이 있다.
Claims (4)
- 소정의 하부 구조가 형성된 반도체 기판 상에 제 1 캐패시터 산화막을 증착한 후 제 1 스토리지 노드 콘택홀을 형성하는 단계와,상기 제 1 스토리지 노드 콘택홀의 상부만 채워지도록 매립 산화막을 증착한 후 식각 정지막을 증착하는 단계와,상기 식각 정지막 상부에 제 2 캐패시터 산화막을 증착한 후 제 2 스토리지 노드 콘택홀을 형성하는 단계와,상기 식각 정지막 및 매립 산화막을 식각한 후 폴리실리콘을 증착하고 포토레지스트를 도포한 후 에치백 공정을 진행하는 단계와,상기 포토레지스트를 제거하고, 제 2 캐패시터 산화막을 딥-아웃 공정을 통해 제거하는 단계와,상기 폴리실리콘 표면에 준안정 폴리실리콘을 형성하는 단계를포함하는 것을 특징으로 하는 캐패시터 형성 방법.
- 제 1항에 있어서,상기 제 1 캐패시터 산화막은 제 2 캐패시터 산화막에 비해 식각 속도가 더 빠른 계열의 산화 물질로 증착하는 것을 특징으로 하는 캐패시터 형성 방법.
- 삭제
- 제 1항에 있어서,상기 매립 산화막은 USG 물질인 것을 특징으로 하는 캐패시터 형성 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020030029147A KR100968146B1 (ko) | 2003-05-07 | 2003-05-07 | 캐패시터 형성 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020030029147A KR100968146B1 (ko) | 2003-05-07 | 2003-05-07 | 캐패시터 형성 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20040096267A KR20040096267A (ko) | 2004-11-16 |
| KR100968146B1 true KR100968146B1 (ko) | 2010-07-06 |
Family
ID=37375013
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020030029147A KR100968146B1 (ko) | 2003-05-07 | 2003-05-07 | 캐패시터 형성 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100968146B1 (ko) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100672755B1 (ko) * | 2005-12-14 | 2007-01-22 | 주식회사 하이닉스반도체 | 반도체소자의 캐패시터 제조 방법 |
| KR101143632B1 (ko) * | 2010-05-27 | 2012-05-09 | 에스케이하이닉스 주식회사 | 반도체소자의 스토리지노드 컨택홀 형성방법 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20000039696A (ko) * | 1998-12-15 | 2000-07-05 | 윤종용 | 디램 셀 커패시터의 제조 방법 |
| KR20020002170A (ko) * | 2000-06-29 | 2002-01-09 | 박종섭 | 반도체장치의 커패시터 제조방법 |
| KR20020058341A (ko) * | 2000-12-29 | 2002-07-12 | 박종섭 | 반도체장치의 스토리지노드 전극용 콘택 플러그 및 그제조 방법 |
| KR20030002322A (ko) * | 2001-06-28 | 2003-01-09 | 주식회사 하이닉스반도체 | 반도체소자의 커패시터 제조방법 |
-
2003
- 2003-05-07 KR KR1020030029147A patent/KR100968146B1/ko not_active IP Right Cessation
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20000039696A (ko) * | 1998-12-15 | 2000-07-05 | 윤종용 | 디램 셀 커패시터의 제조 방법 |
| KR20020002170A (ko) * | 2000-06-29 | 2002-01-09 | 박종섭 | 반도체장치의 커패시터 제조방법 |
| KR20020058341A (ko) * | 2000-12-29 | 2002-07-12 | 박종섭 | 반도체장치의 스토리지노드 전극용 콘택 플러그 및 그제조 방법 |
| KR20030002322A (ko) * | 2001-06-28 | 2003-01-09 | 주식회사 하이닉스반도체 | 반도체소자의 커패시터 제조방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20040096267A (ko) | 2004-11-16 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100270211B1 (ko) | 디램 셀 커패시터 및 그의 제조 방법 | |
| KR20040078828A (ko) | 반도체소자의 캐패시터 형성방법 | |
| US6403431B1 (en) | Method of forming in an insulating layer a trench that exceeds the photolithographic resolution limits | |
| JPH11330398A (ja) | シリコン基板において埋め込みプレ―トを形成する方法及びトレンチキャパシタを形成する方法 | |
| KR100968146B1 (ko) | 캐패시터 형성 방법 | |
| KR100532420B1 (ko) | 디램 셀 커패시터 제조 방법 | |
| KR100303059B1 (ko) | 디램셀커패시터의제조방법 | |
| KR100885483B1 (ko) | 캐패시터 및 그의 제조 방법 | |
| KR100924207B1 (ko) | 반도체 소자의 제조 방법 | |
| KR100571634B1 (ko) | 반도체 소자의 제조방법 | |
| KR100655070B1 (ko) | 반도체 소자의 커패시터 제조방법 | |
| KR100557921B1 (ko) | 반도체 소자의 캐패시터 형성 방법 | |
| KR100381019B1 (ko) | 반도체 메모리 장치의 전하저장전극 형성방법 | |
| KR100902101B1 (ko) | 실린더 구조의 디램 커패시터 형성시의 리닝현상 개선방법 | |
| KR100939771B1 (ko) | 반도체 소자의 캐패시터 형성방법 | |
| KR100955263B1 (ko) | 반도체 소자의 제조방법 | |
| KR0150674B1 (ko) | 캐패시터 제조방법 | |
| US6133091A (en) | Method of fabricating a lower electrode of capacitor | |
| KR100811250B1 (ko) | 반도체소자의 커패시터 제조방법 | |
| KR100605229B1 (ko) | 엠아이엠 캐패시터 형성 방법 | |
| KR100546112B1 (ko) | 반도체소자의 제조방법 | |
| KR100876880B1 (ko) | 실린더형 캐패시터 형성방법 | |
| KR20060000485A (ko) | 반도체 캐패시터의 스토리지 노드 전극 형성방법 | |
| KR20040001886A (ko) | 반도체 장치의 캐패시터 제조방법 | |
| KR100358568B1 (ko) | 반도체 소자의 제조 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| LAPS | Lapse due to unpaid annual fee |