KR100902101B1

KR100902101B1 - 실린더 구조의 디램 커패시터 형성시의 리닝현상 개선방법

Info

Publication number: KR100902101B1
Application number: KR1020020086438A
Authority: KR
Inventors: 최익수
Original assignee: 주식회사 하이닉스반도체
Priority date: 2002-12-30
Filing date: 2002-12-30
Publication date: 2009-06-09
Also published as: KR20040059932A

Abstract

본 발명은 소정의 구조물이 형성된 반도체기판상에 식각저지층과 커패시터 형성용 산화막을 차례로 형성하는 단계와 상기 커패시터 산화막 및 식각저지층을 식각하여 실린더 구조의 커패시터 형성을 위한 소정의 패턴을 형성하는 단계, 상기 패턴을 포함한 기판 전면에 폴리실리콘을 증착하는 단계, 상기 커패시터 형성을 위한 패턴 사이가 매립되도록 기판 전면에 버퍼산화막을 증착하는 단계, 각각의 커패시터별로 분리되도록 상기 버퍼산화막과 폴리실리콘을 CMP에 의해 연마하는 단계, 기판상에 소정의 지지물질층을 형성하고, 커패시터 단축방향을 따라 라인형태로 패터닝하는 단계, 상기 커패시터 산화막 및 버퍼산화막을 습식방식으로 딥아웃하는 단계 및 상기 지지물질패턴을 제거하는 단계를 포함하여 이루어지는 실린더 구조의 디램 커패시터 형성시의 리닝현상 개선방법을 제공한다.

커패시터, 실린더, 리닝, 버퍼 산화막, 포토레지스트, CMP, 폴리실리콘

Description

실린더 구조의 디램 커패시터 형성시의 리닝현상 개선방법{Method for improving leaning when cylinder type DRAM capacitor is formed}

도1a 내지 도1c는 종래 기술에 의한 실린더 구조의 커패시터 형성과정을 나타낸 공정순서도.

도2a 내지 도2d는 본 발명에 의한 실린더 구조의 디램 커패시터 형성시의 리닝현상 개선방법을 나타낸 평면도 및 단면도.

* 도면의 주요부분에 대한 부호의 설명

1 : 스토리지노드 플러그 2 : 식각저지층

3 : 커패시터 산화막 4 : 폴리실리콘

5 : 버퍼산화막 7 : 지지물질층 패턴

본 발명은 DRAM 커패시터 제조방법에 관한 것으로, 특히 실린더 구조의 커패 시터 형성시 발생하는 커패시터 리닝현상을 개선할 수 있는 기술에 관한 것이다.

통상적인 DRAM소자의 커패시터의 경우, 크게 실린터 타입과 콘케이브 타입으로 구분할 수 있다. 실린더 타입은 콘케이브 타입에 비해 동일한 셀 크기에서 커패시터 표면적을 크게 사용할 수 있어 유리하지만 리닝(leaning)이라는 관점에서는 콘케이브에 비해 안정성이 떨어진다. 특히 소자의 크기가 계속적으로 작아짐에 따라 커패시터의 크기도 작아지게 되어 셀당 소자가 요구하는 커패시터 용량인 25fF 이상을 만족시키기가 어렵게 되었다. 또한, 크기가 작아진 만큼 높이만 증가시켜 보상한다는 것은 스토리지노드 식각시 무리가 따른다. 이러한 이유로 구조적으로 넓은 면적을 사용할 수 있는 실린더 구조가 선호되는 추세이나, 기존 방법의 경우에는 리닝면에서 최약한 문제점을 가지고 있다.

종래 기술에 의한 실린더 구조의 커패시터 형성과정을 도1a 내지 도1c에 간략하게 도시하였다.

도1a에 도시한 바와 같이 일반적인 공정을 진행하여 스토리지노드 콘택 플러그(1) 형성공정까지 마친 후, 질화막 식각저지층(2)을 형성하고, 이위에 커패시터 형성용 산화막(3)을 소정 두께로 형성한다. 이어서 커패시터 산화막(3) 및 질화막 식각저지층(2)을 식각하여 커패시터 스토리지노드 형성을 위한 소정의 패턴을 형성한다.

이어서 도1b에 나타낸 바와 같이 상기 커패시터 산화막패턴을 포함한 기판 전면에 폴리실리콘(4)을 증착한 후, CMP에 의해 연마하여 셀 별로 폴리실리콘을 분리한다.

다음에 도1c에 나타낸 바와 같이 커패시터 산화막을 습식방식으로 제거하여 폴리실리콘으로 이루어진 실린더 구조의 커패시터 스토리지노드를 형성한다.

상기 습식방식에 의한 커패시터 산화막 제거시 커패시터간 표면장력에 의해 리닝이 발생한다고 알려져 있다. 리닝에 영향을 미치는 인자는 커패시터간 최소거리(c), 커패시터 바닥 CD(b), 커패시터 높이(a), 폴리실리콘의 두께 및 커패시터 구조 등이 있다. 소자가 작아짐에 따라 최소거리, 바닥 CD, 커패시터 높이 및 폴리실리콘의 두께 등은 소자의 크기게 비례하여 작아진다. 이에 따라 향후 소자의 경우에는 리닝면에서 더욱 취약한 상황에 놓이게 될 것이다.

본 발명은 상기 문제점을 해결하기 위한 것으로써, 실린더구조의 커패시터 형성시 커패시터 형성용 산화막의 딥아웃(dip-out)공정에서 발생하는 커패시터 리닝현상을 개선할 수 있는 방법을 제공하는데 목적이 있다.

상기 목적을 달성하기 위한 본 발명의 실린더 구조의 디램 커패시터 형성시의 리닝현상 개선방법은 소정의 구조물이 형성된 반도체기판상에 식각저지층과 커패시터 형성용 산화막을 차례로 형성하는 단계와 상기 커패시터 산화막 및 식각저지층을 식각하여 실린더 구조의 커패시터 형성을 위한 소정의 패턴을 형성하는 단계, 상기 패턴을 포함한 기판 전면에 폴리실리콘을 증착하는 단계, 상기 커패시터 형성을 위한 패턴 사이가 매립되도록 기판 전면에 버퍼산화막을 증착하는 단계, 각각의 커패시터별로 분리되도록 상기 버퍼산화막과 폴리실리콘을 CMP에 의해 연마하는 단계, 기판상에 소정의 지지물질층을 형성하고, 커패시터 단축방향을 따라 라인형태로 패터닝하는 단계, 상기 커패시터 산화막 및 버퍼산화막을 습식방식으로 딥아웃하는 단계 및 상기 지지물질패턴을 제거하는 단계를 포함하여 이루어지는 것을 특징으로 한다.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.

본 발명은 실린더 구조의 DRAM 커패시터 형성시 폴리실리콘 CMP후에 행하는 커패시터 산화막의 습식 딥아웃시 발생하는 리닝현상을 개선하기 위하여 포토레지스트를 이용하여 커패시터 단축방향(즉, 리닝이 일어나는 방향)으로 셀 미니블럭(cell mini block)을 관통하도록 라인 패터닝을 실시하여 딥아웃시 커패시터간 지지대 역할을 하도록 하는 것을 특징으로 한다.

도2a 내지 도2d에 본 발명에 의한 실린더 구조의 디램 커패시터 형성시의 리닝현상 개선방법을 간략하게 도시하였다. 각 도면에서 좌측은 평면도로, 우측은 단면도로 나타낸 것이다.

먼저, 도2a를 참조하면, 일반적인 DRAM 커패시터 형성공정을 진행하여 스토리지노드 콘택 플러그(1) 형성공정까지 마친 후, 질화막 식각저지층(2)을 형성하 고, 이위에 커패시터 형성용 산화막(3)을 소정 두께로 형성한다. 이어서 커패시터 산화막(3) 및 질화막 식각저지층(2)을 식각하여 실린더 구조의 커패시터 스토리지노드 형성을 위한 소정의 패턴을 형성한다. 상기 커패시터 산화막패턴을 포함한 기판 전면에 폴리실리콘(4)을 증착하고, 이어서 버퍼산화막(5)을 기판 전면에 증착한 후, 커패시터별로 폴리실리콘이 분리되도록 버퍼산화막(5)과 폴리실리콘(4)을 CMP에 의해 연마한다. 상기 버퍼 산화막(5)을 형성하는 이유는 이후 공정에서 형성될 커패시터 지지물질(포토레지스트 또는 질화막)이 커패시터 내부로 침입하는 것을 방지하기 위함이다. 버퍼산화막으로는 PE-TEOS, PSG, BPSG, HDP산화막, LP-TEOS, SOG등을 사용할 수 있다.

이어서 도2b에 나타낸 바와 같이 기판상에 포토레지스트(7)를 0.1㎛~3.0㎛ 두께로 도포한 후, 포토리소그래피를 통해 평면도에 도시한 바와 같이 커패시터의 단축방향을 따라 라인형태로 패터닝한다.

다음에 도2c에 나타낸 바와 같이 커패시터 산화막 및 버퍼산화막을 습식방식으로 딥아웃한 후, 도2d에 나타낸 바와 같이 포토레지스트를 O₂플라즈마에 의해 스트립함으로써 폴리실리콘으로 이루어진 커패시터 스토리지노드(4)를 형성한다. 상기 포토레지스트 제거후에는 건식 세정을 실시한다.

한편, 상기한 포토레지스트 대신에 질화막을 100Å~3000Å 정도의 두께로 얇게 증착하여 상기한 바와 같이 라인 형태로 패터닝하여 사용할 수도 있다. 또한, 질화막 이외에도 폴리실리콘, W, TiN, Ti, Al, Ru, WSix등을 사용하여 라인 형태의 지지패턴을 형성할 수 있다.

상기한 바와 같이 산화막을 딥아웃해내기 전에 리닝이 일어나는 커패시터 단축방향을 따라 라인형태의 포토레지스트패턴 또는 질화막패턴등을 형성한 후, 산화막을 제거하면 상기 라인패턴이 지지대의 역할을 함으로써 산화막 딥아웃시 발생하는 커패시터 리닝현상을 방지할 수 있다.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.

본 발명에 의하면, 실린더 구조의 커패시터 형성공정중 산화막 딥아웃시 발생하는 커패시터 리닝현상을 개선할 수 있어 안정적인 커패시터 용량을 확보할 수 있고, 소자 동작의 신뢰성 및 수율향상에 기여할 수 있다.

Claims

소정의 구조물이 형성된 반도체기판상에 식각저지층과 커패시터 형성용 산화막을 차례로 형성하는 단계;

상기 커패시터 산화막 및 식각저지층을 식각하여 실린더 구조의 커패시터 형성을 위한 소정의 패턴을 형성하는 단계;

상기 패턴을 포함한 기판 전면에 폴리실리콘을 증착하는 단계;

상기 커패시터 형성을 위한 패턴 사이가 매립되도록 기판 전면에 버퍼산화막을 증착하는 단계;

각각의 커패시터별로 분리되도록 상기 버퍼산화막과 폴리실리콘을 CMP에 의해 연마하는 단계;

기판상에 소정의 지지물질층을 형성하고, 커패시터 단축방향을 따라 라인형태로 패터닝하는 단계;

상기 커패시터 산화막 및 버퍼산화막을 습식방식으로 딥아웃하는 단계; 및

패터닝된 상기 지지물질층을 제거하는 단계

를 포함하는 실린더 구조의 디램 커패시터 형성시의 리닝현상 개선방법.
제1항에 있어서,

상기 버퍼산화막으로 PE-TEOS, PSG, BPSG, HDP산화막, LP-TEOS 또는 SOG을 사용하는 것을 특징으로 하는 실린더 구조의 디램 커패시터 형성시의 리닝현상 개선방법.
제1항에 있어서,

상기 지지물질층을 포토레지스트를 도포하여 형성하는 것을 특징으로 하는 실린더 구조의 디램 커패시터 형성시의 리닝현상 개선방법.
제3항에 있어서,

상기 포토레지스트를 0.1~3.0㎛ 두께로 도포하는 것을 특징으로 하는 실린더 구조의 디램 커패시터 형성시의 리닝현상 개선방법.
제1항에 있어서,

상기 지지물질층을 질화막으로 형성하는 것을 특징으로 하는 실린더 구조의 디램 커패시터 형성시의 리닝현상 개선방법.
제5항에 있어서,

상기 질화막을 100~3000Å 정도의 두께로 얇게 형성하는 것을 특징으로 하는 실린더 구조의 디램 커패시터 형성시의 리닝현상 개선방법.
제1항에 있어서,

상기 지지물질층을 폴리실리콘, W, TiN, Ti, Al, Ru 및 WSix중의 한 물질로 형성하는 것을 특징으로 하는 실린더 구조의 디램 커패시터 형성시의 리닝현상 개선방법.