KR100949897B1 - 반도체 소자의 제조 방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 캐패시터 형성에서 하부 전극을 노출하기 위한 딥-아웃 공정 시 하부 전극의 기울어짐과 쓰러짐을 방지하는 지지층을 구비하도록 반도체 소자를 설계함으로써, 딥-아웃 공정 시 화학 용액에 의한 하부 전극의 기울어짐과 쓰러짐을 방지하여 소자의 특성을 개선할 수 있고, 소자의 수율을 증가시킬 수 있는 기술이다.
Description
도 1a 내지 1h는 본 발명에 따른 반도체 소자의 제조 방법을 도시한 단면도 및 평면도.
<도면의 주요 부분에 대한 부호 설명>
110: 제 1 층간절연막 114: 저장 전극 콘택 플러그
116: 식각 정지막 118: 제 2 층간 절연막
120: 저장 전극용 하부 전극 영역 124: 하부 전극
130: 지지층 132: 반사방지막
134: 감광막 패턴 140: 유전체막
150: 상부 전극
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 캐패시터 형성에서 하부 전극을 노출하기 위한 딥-아웃 공정 시 하부 전극의 기울어짐과 쓰러짐을 방지하는 지지층을 구비하도록 반도체 소자를 설계함으로써, 딥-아웃 공정 시 화학 용액에 의한 하부 전극의 기울어짐과 쓰러짐을 방지하여 소자의 특성을 개선할 수 있고, 소자의 수율을 증가시킬 수 있는 기술이다.
일반적으로, 디램(DRAM: Dynamic Random Access Memory) 셀은 저장될 정보를 나타내는 전하를 저장하기 위한 캐패시터와, 이 캐패시터에 저장된 전하를 어드레싱하는 트랜지스터를 포함한다.
통상 반도체 기판상에 형성되는 트랜지스터는 소스/드레인 영역 사이에 흐르는 전류를 제거하는 게이트 전극을 포함한다. 캐패시터에 저장된 전하는 트랜지스터를 통하여 액세스 된다.
한편, 캐패시터에 저장되는 전하의 용량을 정전용량(C: Capacitance)이라 하며, 이 값이 클수록 많은 정보를 저장할 수 있다.
캐패시터에 대한 정전용량은 다음의 수학식 1과 같이 나타낼 수 있다. 이때, ε는 두 전극 사이에 위치한 유전체막의 종류에 의해 결정되는 유전율이며, d는 두 전극 사이에 떨어진 거리이고, A는 두 전극의 유효 표면적을 의미한다. 수학식 1에서 알 수 있듯이, 유전율(ε)이 큰 유전체막을 사용할수록, 두 전극 사이의 거리(d)를 줄일수록, 그리고 두 전극의 표면적(A)을 증가시킴으로써 캐패시터의 정전용량을 증가시킬 수 있다.
여기서, ε은 유전률, A는 전극의 유효 표면적, d는 전극간 거리를 각각 나타낸 것이다. 따라서, 캐패시터의 정전용량을 늘리기 위해서는 전극의 표면적을 넓 히거나, 유전체 박막의 두께를 줄이거나, 유전률을 높여야 한다. 전극의 유효 면적을 증가시키기 위해 캐패시터를 콘캐이브(Concave) 구조, 실린더(Cylinder) 구조 등과 같이 캐패시터의 전극 구조를 3차원 형태로 변경하였다.
콘캐이브 구조의 캐패시터는 층간 절연막에 캐패시터의 전극이 형성될 홀을 만들고, 홀의 내부 표면에 캐패시터의 하부 전극을 형성시키고, 그 상부에 유전체막과 상부 전극을 적층하여 형성한다. 반도체 소자가 점점 더 고집적화되면서 콘캐이브 구조의 캐패시터로도 제한된 셀 면적 내에서 셀당 요구되는 충분한 캐패시터 용량을 확보하기 힘들게 되었다. 따라서, 콘캐이브 구조의 캐패시터보다 큰 표면적을 제공할 수 있는 실린더 구조의 캐패시터가 제안되었다.
실린더 구조의 캐패시터는 층간절연막에 캐패시터의 전극이 형성될 홀을 만들고, 그 홀의 내부에 캐패시터의 하부 전극을 형성한 후, 층간 절연막을 제거시키고, 남은 하부 전극 상부에 유전체막과 상부 전극을 적층하여 형성한다. 실린더 구조의 캐패시터는 하부 전극의 안쪽과 바깥쪽 표면 모두를 캐패시터의 유효 표면적으로 사용할 수 있어, 콘캐이브 구조의 캐패시터보다 큰 정전용량을 가질 수 있다. 이러한 실린더 구조의 캐패시터 형성 시 딥-아웃 공정이 필수적이다.
그러나, 딥-아웃 공정은 화학용액을 포함한 습식 방법으로 수행된다. 이러한 화학용액은 저장 전극용 하부 전극의 기울어짐과 쓰러짐을 발생한다. 특히, 반도체 소자의 고집적화로 저장 전극용 하부 전극의 종횡비가 큰 경우, 하부 전극의 기울어짐과 쓰러짐은 심각한 문제이다.
본 발명은 상기와 같은 문제점을 해결하기 위한 것으로서, 특히 캐패시터 형성에서 하부 전극을 노출하기 위한 딥-아웃 공정 시 하부 전극의 기울어짐과 쓰러짐을 방지하는 지지층을 구비하도록 반도체 소자를 설계함으로써, 딥-아웃 공정 시 화학 용액에 의한 하부 전극의 기울어짐과 쓰러짐을 방지하여 소자의 특성을 개선할 수 있고, 소자의 수율을 증가시킬 수 있는 반도체 소자의 제조 방법을 제공함에 있다.
본 발명은 상기와 같은 목적을 달성하기 위한 것으로서, 본 발명에 따른 반도체 소자의 제조 방법은,
반도체 기판 상부에 층간 절연막을 형성 단계와, 층간 절연막을 선택 식각하여 저장 전극 영역을 정의하는 홀을 형성하는 단계와,
홀 내에 하부 전극을 형성하는 단계와,
홀 상부를 매립하도록 하부 전극 상부에 상기 하부 전극들을 연결하는 라인 형태의 지지층을 형성하여 층간 절연막을 노출하는 단계와,
딥-아웃 공정을 수행하여 노출된 층간 절연막을 제거하는 단계와,
지지층을 제거하여 하부 전극을 노출하는 단계와,
하부 전극을 포함한 전체 구조물 상부에 유전체막을 형성하는 단계와,
상기 유전체막 상부에 플레이트 전극을 형성하는 단계를 포함하는 것을 특징으로 하고,
상기 층간 절연막과 상기 반도체 기판 사이에 식각 정지막을 형성하는 단계 를 더 포함하는 것과,
상기 하부 전극 형성 단계는 상기 홀을 포함한 전체 구조물 상부에 하부 전극용 도전층을 형성하는 단계와,
상기 층간 절연막을 노출할 때까지 상기 하부 전극용 도전층을 전면 식각하여 상기 하부 전극을 형성하는 단계를 포함하는 것과,
상기 하부 전극용 도전층에 대한 전면 식각 공정은 CMP(Chemical Mechanical Polishing) 방법 또는 에치-백(Etch-back) 방법으로 수행되는 것과,
상기 지지층은 비정질 탄소(Amorphous Carbon)막으로 형성되는 것과,
상기 지지층의 두께는 50㎚ 내지 1,000㎚인 것과,
상기 지지층 형성 공정은 상기 하부 전극을 포함한 전체 구조물 상부에 지지층을 형성하는 단계와,
상기 지지층 상부에 감광막을 형성하는 단계와,
노광 마스크로 상기 감광막을 노광 및 현상하여 상기 하부 전극 사이에 위치한 상기 층간 절연막을 노출시키는 라인 형태의 감광막 패턴을 형성하는 단계와,
상기 감광막 패턴을 마스크로 상기 지지층을 식각하여 상기 층간 절연막을 노출하는 단계와
상기 감광막 패턴을 제거하는 단계를 포함하는 것과,
상기 감광막과 상기 지지층 사이에 반사방지막을 더 형성하는 단계를 더 포함하는 것과,
상기 반사방지막의 두께는 20㎚ 내지 80㎚인 것과,
상기 감광막의 두께는 100㎚ 내지 400㎚인 것과,
상기 노광 마스크는 활성 영역의 장축 방향을 따라 라인/스페이스(Line/Space)를 정의하는 마스크인 것과,
상기 노광 공정의 노광 광원은 ArF, EUV, E-빔, X-선 및 이온빔으로 이루어진 군으로부터 선택된 어느 하나인 것과,
상기 하부 전극은 티타늄 질화막(TiN)으로 형성하는 것을 특징으로 한다.
이하에서는 본 발명의 실시 예를 첨부한 도면을 참조하여 상세히 설명하기로 한다.
도 1a 내지 1h는 본 발명에 따른 반도체 소자의 제조 방법을 도시한 단면도 및 평면도이다.
도 1a를 참조하면, 반도체 기판, 워드 라인, 비트 라인과 같은 하부 구조(미도시) 상부에 제 1 층간 절연막(110)을 형성한 후, 제 1 층간 절연막(110) 내에 저장 전극 콘택 플러그(114)를 형성한다.
다음에, 제 1 층간 절연막(110)과 저장 전극 콘택 플러그(114) 상부에 식각 정지막(116)과 제 2 층간 절연막(118)을 형성한다.
여기서, 식각 정지막(116)은 질화막인 것이 바람직하다.
또한, 제 2 층간 절연막(118)은 산화막인 것이 바람직하며, 특히 피에스지(Phospho-Silicate-Glass: PSG) 산화막, 테오스(Tetra-Ethyl-Ortho-Silicate: TEOS) 산화막 및 이들의 조합으로 이루어진 군으로부터 선택된 어느 하나인 것을 더욱 바람직하다.
도 1b를 참조하면, 제 2 층간 절연막(118) 상부에 저장 전극용 하부 전극 영역(120)을 정의하는 제 1 감광막 패턴(미도시)을 형성한 후 상기 제 1 감광막 패턴(미도시)을 마스크로 제 2 층간 절연막(118)을 선택 식각하여 저장 전극용 하부 전극 영역(120)을 형성한다.
다음에, 상기 제 1 감광막 패턴(미도시)을 제거한 후 저장 전극용 하부 전극 영역(120)을 포함한 전체 구조물 상부에 일정 두께의 하부 전극용 도전층(미도시)을 형성한다.
그 다음, 제 2 층간 절연막(118)이 노출될 때까지 하부 전극용 도전층을 전면 식각하여 하부 전극(124)을 형성한다.
이때, 하부 전극(124)은 인접한 저장 전극용 하부 전극 영역(120)에 위치한 하부 전극(124)과 분리된다.
여기서, 상기 하부 전극용 도전층은 티타늄 질화막(TiN)으로 형성하는 것이 바람직하다.
또한, 상기 하부 전극용 도전층에 대한 전면 식각 공정은 화학적 기계적 연마(Chemical Mechanical Polishing: CMP) 방법 또는 에치-백(Etch-back) 방법으로 수행되는 것이 바람직하다.
도 1c를 참조하면, 전체 구조물 상부에 하부 전극(124)의 기울어짐 및 쓰러짐 방지용 지지층(130)을 형성한다.
여기서, 하부 전극(124)의 기울어짐 및 쓰러짐 방지용 지지층(130)은 비정질 탄소(Amorphous Carbon)막인 바람직하다.
이때, 비정질 탄소막은 스텝 커버리지(Step coverage) 특성이 불량하여 저장 전극용 하부 전극 영역(120)을 정의하는 제 2 층간 절연막(118) 상부에 보다 많이 증착되며, 셀 영역의 저장 전극용 하부 전극 영역(120)의 폭이 좁아 그 하부까지 증착되지 않게 된다.
여기서, 지지층(130)의 두께는 50㎚ 내지 1,000㎚인 것이 바람직하다.
도 1d (ⅰ)은 상기 도 1d (ⅱ)의 A - A'에 따른 절단면을 도시한 것으로, 도 1d를 참조하면, 지지층(130) 상부에 반사방지막(132)을 형성한다.
다음에, 반사방지막(132) 상부에 저장 전극용 하부 전극 영역(120)을 덮는 제 2 감광막 패턴(134)을 형성한다.
여기서, 반사방지막(132)의 두께는 20㎚ 내지 50㎚인 것이 바람직하고, 제 2 감광막 패턴(134)의 두께는 100㎚ 내지 400㎚인 것이 바람직하다.
또한, 제 2 감광막 패턴(134)을 형성하기 위한 노광 광원은 ArF, EUV, E-빔, X-선 및 이온-빔으로 이루어진 군으로부터 선택된 어느 하나인 것이 바람직하다.
이때, 제 2 감광막 패턴(134)은 상기 '도 1d'의 (ⅱ)에 도시된 바와 같이 활성 영역의 장축방향과 수평한 방향인 라인/스페이스 형태로 형성되는 것이 바람직하다.
여기서, 상기 라인/스페이스(Line/Space) 형태의 제 2 감광막 패턴(134)은 홀(Hole) 형태에 비해 원가가 절감되는 효과가 있다.
그 다음, 제 2 감광막 패턴(134)을 마스크로 반사방지막(132)과 지지층(130)을 선택 식각하여 제 2 층간절연막(118)의 일부가 노출되도록 한다.
도 1e 내지 1h를 참조하면, 제 2 감광막 패턴(134)과 반사방지막(132)을 제거한 후 딥-아웃(Dip-out) 공정을 수행하여 제 2 층간절연막(118)을 제거한다.
여기서, 상기 딥-아웃 공정은 습식으로 진행되기 때문에 지지층(130) 하부에 형성된 제 2 층간절연막(118)도 제거되는 것이 바람직하다.
이때, 지지층(130)은 딥-아웃 공정 시 하부 전극(124)의 기울어짐과 쓰러짐을 방지할 수 있다.
다음에, 지지층(130)을 제거한 후, 하부 전극(124)을 포함한 전체 표면 상부에 유전체막(140)을 형성한다.
그 다음, 유전체막(140) 상부에 플레이트 전극으로 사용되는 상부 전극(150)을 형성한다.
여기서, 상기 딥-아웃(Dip-out) 공정은 화학 물질을 이용한 습식 방법으로 수행되는 것이 바람직하다. 또한, 유전체막(140)은 티타늄 산화(TiO2)막, 지르코늄 산화(ZrO2)막, 하프늄 산화(HfO2)막, 알루미늄 산화(Al2O3)막 및 이들의 조합으로 이루어진 일군으로부터 선택된 어느 하나인 것이 바람직하다.
그리고, 상부 전극(150)은 티타늄 질화(TiN)막, 루테늄(Ru)막 및 이들의 조합으로 이루어진 일군으로부터 선택된 어느 하나인 것이 바람직하다.
또한, 지지층(130)에 대한 제거 공정은 건식 방법으로 수행되는 것이 바람직하다.
이상에서 설명한 바와 같이, 본 발명에 따른 반도체 소자의 제조 방법은 캐패시터의 하부 전극을 노출하기 위한 딥-아웃 공정 시 화학 용액에 의한 하부 전극의 기울어짐과 쓰러짐을 방지하여 소자의 특성을 개선할 수 있는 효과가 있다. 또한, 소자의 수율을 증가시킬 수 있는 이점이 있다.
아울러 본 발명의 바람직한 실시 예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
Claims (13)
- 반도체 기판 상부에 층간 절연막을 형성 단계;상기 층간 절연막을 선택 식각하여 저장 전극 영역을 정의하는 홀을 형성하는 단계;상기 홀 내에 하부 전극을 형성하는 단계;상기 하부 전극을 포함한 상기 층간 절연막 상부에 지지층을 형성하는 단계;상기 하부 전극 사이에 위치한 상기 층간 절연막을 노출시키는 라인 형태의 감광막 패턴을 형성하는 단계;상기 감광막 패턴을 마스크로 상기 지지층을 식각하여 상기 층간 절연막을 노출시키는 단계;상기 감광막 패턴을 제거하여 상기 하부 전극들을 연결하는 라인 형태의 지지층 패턴을 형성하는 단계;딥-아웃 공정을 수행하여 상기 층간 절연막을 제거하는 단계;상기 지지층 패턴을 제거하여 상기 하부 전극을 노출하는 단계;상기 하부 전극을 포함한 전체 구조물 상부에 유전체막을 형성하는 단계; 및상기 유전체막 상부에 플레이트 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
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- 제 1 항에 있어서,상기 지지층은 비정질 탄소(Amorphous Carbon)막으로 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
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- 제 1 항에 있어서,상기 감광막과 상기 지지층 사이에 반사방지막을 더 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
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2007
- 2007-06-29 KR KR1020070065561A patent/KR100949897B1/ko not_active IP Right Cessation
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