KR20010016805A

KR20010016805A - 고집적 반도체 장치의 이중 실린더형 캐패시터 제조방법

Info

Publication number: KR20010016805A
Application number: KR1019990031940A
Authority: KR
Inventors: 박문한
Original assignee: 윤종용; 삼성전자 주식회사
Priority date: 1999-08-04
Filing date: 1999-08-04
Publication date: 2001-03-05

Abstract

단순한 공정을 통하여 캐패시턴스를 증대시킬 수 있는 이중 실린더형(Double Cylinder) 캐패시터를 제조하는 방법이 개시된다. 본 발명은 트랜지스터를 포함하는 반도체 기판 상에 적어도 하나의 콘택 홀을 갖는 제1 절연막을 형성한다. 상기 제1 절연막 상에 상기 콘택 홀을 매립하는 플러그(plug)를 형성한다. 상기 결과물 상에 질화막과 제2 절연막을 순차적으로 도포한 후, 이 제2 절연막과 질화막을 차례로 식각하여 상기 플러그가 완전 노출된 스토리지 전극영역을 정의한다. 상기 결과물 상에 1차 스토리지 전극용 폴리실리콘을 형성한다. 상기 1차 스토리지 전극용 폴리실리콘의 양 측벽에 스페이서를 형성한 후, 상기 결과물 상에 2차 스토리지 전극용 폴리실리콘을 형성한다. 상기 실린더 내부에 제3 절연막을 채운 후, 스토리지 노드를 분리하고, 실린더 내·외의 상기 제3 절연막, 스페이서 및 제2 절연막을 제거하여 이중 실린더형 스토리지 전극을 형성한다. 본 발명에 의하면, 스페이서를 이용한 단순한 방법을 통하여 이중의 실린더형(double cylinder) 캐패시터를 용이하게 제조함으로써, 캐패시터의 유효 면적을 극대화할 수 있다.

Description

고집적 반도체 장치의 이중 실린더형 캐패시터 제조방법 {Fabrication Method of Double Cylinder Capacitor}

본 발명은 고집적 반도체 장치의 캐패시터 제조방법에 관한 것으로서, 보다 상세하게는 스페이서(spacer)를 이용하여 이중 실린더형 캐패시터를 간단하게 제조하는 방법에 관한 것이다.

메모리 셀 면적의 감소에 따른 캐패시턴스의 감소는 DRAM의 집적도 증가에 심각한 장애 요인이 되는데, 이는 메모리 셀의 독출 능력을 저하시키고, 소프트 에러율을 증가시킬 뿐만 아니라 저전압에서의 소자 동작을 어렵게 하여 작동시 전력 소모를 과다하게 한다.

64Mb 급 이상으로 고집적화되는 DRAM에 있어서, 일반적인 2차원적인 구조의 스택 캐패시터를 사용한다면 오산화탄탈륨(Ta₂O₅)과 같은 고유전물질을 사용해도 충분한 캐패시턴스를 얻기가 힘들기 때문에, 3차원적 구조의 스택 캐패시터를 제안하여 캐패시턴스의 향상을 도모하고 있다. 핀(Fin) 구조, 스프레드 스택(Spread Stack) 구조, 및 실린더형 구조 등은 캐패시턴스 증가를 위해 제안된 대표적인 3차원적 구조의 스토리지 전극들이다.

이러한 3차원적 스택 캐패시터 구조에 있어서, 특히 실린더형 구조는 원통의 외면뿐만 아니라 내면까지 유효 캐패시터 면적으로 이용할 수 있어 64Mb급 이상의 고집적 메모리 셀에 적합한 구조로 채택되고 있는데, 현재는 단순한 원통구조를 개량하여 캐패시턴스를 더욱 증가시킬 수 있는 새로운 캐패시터 제조방법들이 제안되고 있다.

IEEE Transaction on Electron Device '91에 발표된 논문, "Crown-Shaped Stacked-Capacitor Cell for 1.5V Operation 64Mb DRAMs"에서 제안된 크라운 셀 구조는, 원통전극을 이중의 벽을 가진 왕관 모양으로 형성하여 캐패시턴스의 증가를 도모하고 있다. 그러나, 통상의 64Mb급 DRAM 공정에서 사용하는 I-선(파장 365㎚) 노광 기술로는 약 0.8×1.6㎛²의 셀 사이즈에서 인접한 캐패시터와의 간격을 한계 노광 선폭인 0.2㎛ 이하로 단축시키지 못하므로, 캐패시턴스를 최대화할 수 없다. 최근에는 전술한 3차원적 구조의 전극표면에 반구형 그레인(Hemispherical Grains; 이하, HSG라 약함)막을 증착시킨 전극 구조가 개시되었다.

본 발명의 이해를 돕기 위하여, 종래의 HSG를 적용한 실린더형 캐패시터의 제조방법을 도 1a ∼ 1e를 참조하여 설명한다.

도 1a는 트랜지스터를 구비한 반도체 기판 상에 폴리실리콘 플러그(plug)를 형성하는 단계를 나타낸다. 구체적으로, 소오스, 드레인 및 게이트를 포함하는 트랜지스터(도시 안됨)가 형성된 반도체 기판(10) 상에 제1 절연층(11a)을 형성한 후, 사진 식각공정으로 콘택 홀을 형성한다. 이어, 상기 콘택 홀에 폴리실리콘을 채워 폴리실리콘 플러그(12)를 형성한다. 연이어, 상기 결과물 상에, 후속의 절연층들의 습식 식각(wet strip) 시의 식각 저지막으로서, 실리콘질화막(14)을 증착한다.

도 1b는 상기 폴리실리콘 플러그(12)와 접촉하는 스토리지 전극용 폴리실리콘(16)을 형성하는 단계를 나타낸다. 구체적으로, 상기 질화막(14) 상부에 제2 절연층(11b)을 증착한 후, 소정의 감광막 패턴을 이용한 사진 식각공정을 통하여 상기 제2 절연층(11b)과 질화막(14)을 식각하여 상기 플러그(12)가 완전히 노출될 수 있도록 개구한다. 이어, 상기 결과물 상에 스토리지 전극용 폴리실리콘(16)을 증착한다.

도 1c를 참조하면, 캐패시터의 면적 증대를 위해, 상기 스토리지 전극용 폴리실리콘(16)의 전표면 상에 반구형 그레인(HSG)막(17)을 형성하고, 후속의 노드(node) 분리시 발생될 수 있는 실린더 내부의 침투(attack) 또는 CMP(chemical mechanical polishing) 슬러리의 고임 현상을 방지하기 위하여, 실린더 내부를 제3 절연층(11c)으로 채운다.

도 1d를 참조하면, 상기 스토리지 전극용 폴리실리콘(16)의 노드 분리를 위해 에치-백(etch-back) 또는 CMP를 수행한 후, 실린더 내·외로 채워진 상기 절연층들(11b, 11c)을 제거하여, 반구형 그레인막(17)에 의해 표면적이 증가된 실린더 형상의 축적전극(16a)의 제작을 완료한다. 이때, 상기 질화막(14)은 상기 절연층들(11c, 11b)을 제거하기 위한 습식식각(wet strip) 공정의 식각저지막(stopper) 역할을 수행한다.

최종적으로, 도 1e에 도시한 바와 같이, 캐패시터용 유전막(19)을 상기 결과물 상에 증착한 후, 플레이트 전극(도시 안됨)을 형성하면, 실린더형 캐패시터의 제작을 완료한다.

이와 같이, 종래의 실린더형 캐패시터는 그 유효 표면적을 넓히기 위해 3차원적인 실린더 형상의 전극의 표면에 HSG막을 이용하고 있지만, 차세대 반도체 소자에 유용한 캐패시턴스 확보에는 한계를 갖는다.

따라서, 본 발명의 목적은 단순한 공정을 통하여 최소한 2배 이상으로 캐패시턴스를 증대시킬 수 있는 이중 실린더형(Double Cylinder) 캐패시터를 제조하는 방법을 제공하는데 있다.

도 1a ∼ 1e는 종래기술에 의한 실린더형 캐패시터의 제조방법을 순차적으로 도시한 공정 단면도,

도 2a ∼2d는 본 발명에 의한 이중 실린더형 캐패시터의 제조방법을 순차적으로 도시한 공정 단면도,

도 3은 본 발명의 일 실시예에 따라 반구형 그레인(HSG)막을 적용한 이중 실린더형 캐패시터의 단면도,

도 4는 본 발명의 다른 실시예에 따라 반구형 그레인(HSG)막을 적용한 이중 실린더형 캐패시터의 단면도,

도 5는 본 발명의 또 다른 실시예에 따라 반구형 그레인(HSG)막을 적용한 이중 실린더형 캐패시터의 단면도이다.

* 도면의 주요 부분에 대한 부호의 설명

20 ; 반도체 기판 22 ; 폴리실리콘 플러그

24 ; 실리콘 질화막 27 ; 반구형 그레인막

26a ; 제1 스토리지전극 36a ; 제2 스토리지전극

28 ; 스페이서

상기 목적을 달성하기 위한 본 발명에 의하면,

소오스, 드레인 및 게이트를 포함하는 트랜지스터가 형성된 반도체 기판 상에 적어도 하나의 콘택 홀을 갖는 제1 절연막을 형성하는 단계; 상기 제1 절연막 상에 상기 콘택 홀을 매립하는 플러그(plug)를 형성하는 단계; 상기 결과물 상에 질화막과 제2 절연막을 순차적으로 도포한 후, 상기 플러그를 노출시킬 수 있도록 제2 절연막과 질화막을 식각하는 단계; 상기 결과물 상에 1차 스토리지 전극용 폴리실리콘을 형성하는 단계; 상기 1차 스토리지 전극용 폴리실리콘의 양 측벽에 스페이서를 형성하는 단계; 상기 결과물 상에 2차 스토리지 전극용 폴리실리콘을 형성하는 단계; 상기 실린더 내부에 제3 절연막을 채운 후, 스토리지 노드를 분리하고, 실린더 내·외의 상기 제3 절연막, 스페이서 및 제2 절연막을 제거하여 이중 스토리지 전극을 형성하는 단계; 및 상기 이중 스토리지 전극의 전 표면상에 유전막과 플레이트 전극을 형성하는 단계를 포함하는 고집적 반도체 장치의 이중 실린더형 캐패시터 제조방법을 제공한다.

바람직하게, 상기 1차 및 2차 스토리지 전극 사이의 스페이서(spacer)는 단일의 산화막 또는 산화막과 질화막의 이중막으로 이루어진 것을 특징으로 한다.

또한, 상기 1차 스토리지 전극용 폴리실리콘, 2차 스토리지 전극용 폴리실리콘 및 이들 사이에 형성된 스페이서는 모두 400Å 이하의 두께로 형성되는 것이 바람직하다.

보다 바람직하게, 이중 실린더 캐패시터의 용량을 보다 극대화하기 위해, 반구형 그레인(HSG)막의 형성 공정을 추가할 수 있으며, 이 추가 공정은 상기 1차 스토리지 전극용 폴리실리콘 형성 후에 실시하거나, 상기 2차 스토리지 전극용 폴리실리콘 형성 후에, 또는 1차 및 2차 스토리지 폴리실리콘 형성 후에 모두 실시할 수 있다.

본 발명에 의하면, 스페이서를 이용한 간단한 방법을 통하여 이중의 실린더형(double cylinder) 캐패시터를 용이하게 제조할 수 있다. 따라서, 캐패시터의 유효 면적을 극대화할 수 있다.

이하, 본 발명의 바람직한 실시예를 첨부도면을 참조하여 상세히 설명한다.

도 2a ∼2d는 본 발명에 의한 이중 실린더형 캐패시터를 제조하는 방법을 순차적으로 나타낸다.

도 2a는 폴리실리콘 플러그가 형성된 반도체 기판 상에 1차 스토리지 전극용 폴리실리콘을 형성하는 단계를 나타낸다.

구체적으로, 소오스, 드레인 및 게이트가 형성된 트랜지스터(도시 안됨)를 포함하는 반도체 기판(20) 상에 제1 절연층(21a)을 형성한 후, 사진 식각공정으로 상기 트랜지스터의 활성영역을 노출시키는 콘택 홀을 형성한다. 이어, 상기 콘택 홀에 폴리실리콘을 채워 폴리실리콘 플러그(22)를 형성한다. 연이어, 상기 결과물 상에 박형의 실리콘질화막(24)을 증착한다. 연속적으로, 상기 실리콘질화막(24) 상부에 제2 절연층(21b)을 증착한 후, 소정의 감광막 패턴을 이용한 사진 식각공정을 통하여 상기 제2 절연층(21b)과 실리콘질화막(24)을 상기 폴리실리콘 플러그(12)가 완전 노출될 수 있도록 식각한다. 이어, 상기 결과물 상에 1차 스토리지 전극용 폴리실리콘(26)을 증착한다. 이때, 상기 1차 스토리지 전극용 폴리실리콘(26)의 두께는 차세대 반도체 소자에의 적용을 위해 약 400Å 이하로 유지해야 한다.

도 2b는 스페이서(spacer)를 이용한 2차 스토리지 전극용 폴리실리콘(36)을 형성하는 단계를 나타낸다.

구체적으로, 상기 1차 스토리지 전극용 폴리실리콘(26)의 양 측벽에 스페이서(28)를 형성한다. 이때, 상기 스페이서(28)는 차세대의 반도체 소자에의 적용을 위해, 그 두께를 대략 400Å 이하로 제한한다. 또한, 상기 스페이서(28)는 단일층의 산화막을 사용할 수 있으며, 400Å 이하의 스페이서 두께를 유지하기 위하여, 실리콘산화막과 실리콘질화막이 적층된 이중막의 스페이서를 사용할 수 있다.

이어, 상기 스페이서(28)가 형성된 1차 스토리지 전극용 폴리실리콘(26) 상부에 2차 스토리지 전극용 폴리실리콘(36)을 증착한다. 이 2차 스토리지 전극용 폴리실리콘(26)의 두께 역시, 400Å 이하로 유지하는 것이 바람직하다. 연이어, 후속 공정의 노드 분리시 발생될 수 있는 실린더 내부의 침투(attack) 또는 CMP(chemical mechanical polishing) 슬러리의 고임 현상을 방지하기 위하여, 실린더 내부를 제3 절연층(21c)으로 채운다.

도 2c는 스토리지 폴리실리콘의 노드(node) 분리 및 이중 실린더형 스토리지 전극을 형성하는 단계를 나타낸다.

구체적으로, 상기 1차 및 2차 스토리지 폴리실리콘(26, 36)의 노드(node) 분리를 위해, 에치-백(etch-back) 공정 또는 CMP 공정을 수행한 후, 실린더 내·외로 채워진 상기 제3 절연층(21c), 스페이서(28), 및 제2 절연층(21b)을 산화막 습식 스트립(oxide wet strip) 공정을 이용하여 제거하면, 본 실시예에 따라 캐패시터의 유효 면적이 증가된 이중 실린더 형상의 스토리지 전극(26a, 36a)이 완성된다. 이때, 상기 스페이서(28)가 실리콘산화막과 실리콘질화막의 이중막으로 형성된 경우에는, 실리콘질화막에 대한 습식 식각공정을 추가해야 한다. 또한, 상기 실리콘질화막(24)은 상기 절연층들(21c, 21b)을 제거하기 위한 습식식각(wet strip) 공정의 식각저지막의 역할을 수행한다.

최종적으로, 상기 이중 실린더 스토리지 전극의 전 표면상에 유전막(29)과 플레이트 전극용 폴리실리콘(도시 안됨)을 순차적으로 형성하면, 도 2d에 도시한 바와 같은 이중 실린더형 캐패시터의 제작이 완료된다.

한편, 도 3은 본 발명의 일 실시예에 따라 반구형 그레인(HSG)막(27)을 상기 1차 스토리지 전극용 폴리실리콘(26) 증착 후에만 적용한 이중 실린더형 캐패시터의 단면도를 나타내며, 도 4는 본 발명의 다른 실시예에 따라 반구형 그레인(HSG)막(37)을 상기 2차 스토리지 전극용 폴리실리콘(36) 증착 후에만 적용한 경우의 이중 실린더형 캐패시터의 단면도를 나타내며, 도 5는 본 발명의 또 다른 실시예에 따라 반구형 그레인(HSG)막(27, 37)을 상기 1차 스토리지 전극용 폴리실리콘(26) 및 2차 스토리지 전극용 폴리실리콘(36)에 모두 적용하여 표면적을 극대화한 이중 실린더형 캐패시터의 단면도를 각각 나타낸다.

본 발명은 그 정신 또는 주요한 특징으로부터 일탈하는 일없이, 다른 여러 가지 형태로 실시할 수 있다. 그 때문에 전술한 실시예는 모든 점에서 단순한 예시에 지나지 않으며, 한정적으로 해석해서는 안된다. 또한, 특허청구범위의 균등 범위에 속하는 변형이나 변경은, 모두 본 발명의 범위 내의 것이다.

이상 설명한 바와 같이, 본 발명에 의한 이중 실린더형 캐패시터에 의하면, 기존의 단일 실린더형 캐패시터에 비해 그 유효 면적이 현격히 증가한다. 또한, 상기 이중 실린더형 스토리지 패턴과 이들 표면에 형성된 반구형 그레인(HSG)막으로 구성되는 스토리지 전극의 유효 표면적을 극대화하여 캐패시터의 정전용량을 증대시킬 수 있다.

즉, 본 발명에 의하면, 스페이서를 이용한 간단한 방법을 통하여 이중의 실린더형(double cylinder) 캐패시터를 용이하게 제조함으로써, 캐패시터의 유효 면적을 극대화할 수 있다.

Claims

a) 트랜지스터를 포함하는 반도체 기판 상에 적어도 하나의 콘택 홀을 갖는 제1 절연막을 형성하는 단계;

b) 상기 제1 절연막 상에 상기 콘택 홀을 매립하는 플러그(plug)를 형성하는 단계;

c) 상기 결과물 상에 질화막과 제2 절연막을 순차적으로 도포한 후, 상기 플러그를 노출시킬 수 있도록 제2 절연막과 질화막을 식각하는 단계;

d) 상기 결과물 전면에 1차 스토리지 전극용 폴리실리콘을 형성하는 단계;

e) 상기 1차 스토리지 전극용 폴리실리콘의 양 측벽에 스페이서를 형성하는 단계;

f) 상기 결과물 상에 2차 스토리지 전극용 폴리실리콘을 형성하는 단계;

g) 상기 실린더 내부에 제3 절연막을 채운 후, 스토리지 노드를 분리하고, 실린더 내·외의 상기 제3 절연막, 스페이서 및 제2 절연막을 제거하여 실린더 형상의 이중 스토리지 전극을 형성하는 단계; 및

h) 상기 이중 스토리지 전극의 전 표면상에 유전막과 플레이트 전극을 형성하는 단계를 포함하는 고집적 반도체 장치의 이중 실린더형 캐패시터의 제조방법.
제1항에 있어서,

상기 1차 및 2차 스토리지 전극용 폴리실리콘 사이의 스페이서(spacer)는 단일의 산화막으로 이루어진 것을 특징으로 하는 이중 실린더형 캐패시터의 제조방법.
제1항에 있어서,

상기 스페이서는, 산화막과 질화막의 이중층 스페이서로 이루어진 것을 특징으로 하는 이중 실린더형 캐패시터의 제조방법.
제1항에 있어서,

상기 스페이서의 두께는 약 400Å 이하인 것을 특징으로 하는 이중 실린더형 캐패시터의 제조방법.
제1항에 있어서,

상기 1차 스토리지 전극용 폴리실리콘 및 2차 스토리지 전극용 폴리실리콘의 두께는 약 400Å 이하인 것을 특징으로 하는 이중 실린더형 캐패시터의 제조방법.
제1항에 있어서,

상기 (g) 단계의 스토리지 노드 분리 공정은, CMP(Chemical Mechanical Polishing) 및 에치-백(dry etchback) 공정 중의 어느 하나를 이용하는 것을 특징으로 하는 이중 실린더형 캐패시터의 제조방법.
제1항에 있어서,

상기 (d) 단계 후, 형성된 1차 스토리지 전극용 폴리실리콘의 전 표면상에 반구형 그레인(HSG)막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 이중 실린더형 캐패시터의 제조방법.
제1항에 있어서,

상기 (f) 단계 후, 증착된 2차 스토리지 전극용 폴리실리콘의 전 표면상에 반구형 그레인(HSG)막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 이중 실린더형 캐패시터의 제조방법.
a) 트랜지스터를 포함하는 반도체 기판 상에 적어도 하나의 콘택 홀을 갖는 제1 절연막을 형성하는 단계;

b) 상기 제1 절연막 상에 상기 콘택 홀을 매립하는 플러그(plug)를 형성하는 단계;

c) 상기 결과물 상에 질화막과 제2 절연막을 순차적으로 도포한 후, 상기 플러그를 노출시킬 수 있도록 제2 절연막과 질화막을 식각하는 단계;

d) 상기 결과물 상에 1차 스토리지 전극용 폴리실리콘을 형성하는 단계;

e) 상기 1차 스토리지 전극용 폴리실리콘의 전 표면상에 제1 반구형 그레인(HSG)막을 형성하는 단계;

f) 상기 제1 HSG막의 양 측벽에 스페이서를 형성하는 단계;

g) 상기 결과물 상에 2차 스토리지 전극용 폴리실리콘을 형성하는 단계;

h) 상기 2차 스토리지 전극용 폴리실리콘의 전 표면상에 제2 반구형 그레인(HSG)막을 형성하는 단계;

i) 상기 실린더 내부에 제3 절연막을 채운 후, 스토리지 노드를 분리하고, 실린더 내·외의 상기 제3 절연막, 스페이서 및 제2 절연막을 제거하여 이중 스토리지 전극을 형성하는 단계; 및

j) 상기 이중 스토리지 전극의 전 표면상에 유전막과 플레이트 전극을 형성하는 단계를 포함하는 고집적 반도체 장치의 이중 실린더형 캐패시터의 제조방법.