KR100482366B1

KR100482366B1 - 반도체 메모리 소자의 스토리지 캐패시터 제조방법

Info

Publication number: KR100482366B1
Application number: KR10-2002-0041118A
Authority: KR
Inventors: 손욱성
Original assignee: 삼성전자주식회사
Priority date: 2002-07-15
Filing date: 2002-07-15
Publication date: 2005-04-13
Also published as: US6911372B2; US7436014B2; US20040007725A1; KR20040006743A; US20050205915A1

Abstract

정전용량을 극대화한 반도체 메모리 소자의 스토리지 캐패시터 제조방법이 개시된다. 본 발명에 따른 방법은, 메모리 셀 트랜지스터가 형성된 결과물의 전면에 제1 절연막과 제2 절연막을 증착하고, 패턴을 상기 제2 절연막의 상부에 형성하는 단계와, 상기 패턴을 마스크로 사용하여 상기 제2 및 제1 절연막을 이방성 식각하여 상기 활성화 영역을 노출시키는 제1 콘택홀을 형성하는 단계와, 상기 제1,2 절연막에 대한 선택식각비가 차이가 나는 식각용액으로 습식식각을 행하여 네거티브 슬롭을 갖는 제2 콘택홀을 형성하는 단계와, 상기 결과물의 전면에 스토리지 캐패시터의 콘택플러그를 형성할 도전막을 증착하여 상기 제2 콘택홀 내부에서 기공이 형성된 콘택 플러그를 1차적으로 형성하는 단계와, 상기 기공의 상부가 개방된 스페이서 형태의 콘택 플러그를 2차적으로 형성하는 단계와, 상기 결과물의 전면에 제3절연막을 도포 후 스토리지 캐패시터 전극이 형성될 영역을 한정하는 제2 포토레지스트 패턴을 형성하는 단계와, 상기 결과물에 대하여 건식 식각을 행하여 상기 제2 포토레지스트 패턴에 의해 노출된 상기 제3절연막을 식각하는 단계와, 상기 제2 포토레지스트 패턴을 제거하고 전면상부에 스토리지 캐패시터 전극을 형성할 물질을 도포하여 이중의 실린더 형태의 구조를 갖는 스토리지 캐패시터 전극을 얻는 단계를 가진다.

Description

반도체 메모리 소자의 스토리지 캐패시터 제조방법{method for fabricating storage capacitor in semiconductor memory device}

본 발명은 반도체 소자의 제조에 관한 것으로, 특히 디램(DRAM)과 같은 반도체 메모리 소자의 스토리지 캐패시터(storage capacitor) 제조방법에 관한 것이다.

일반적으로, 반도체 메모리 소자, 예컨대 디램(DRAM)은 집적도의 증가와 더불어 단위 셀의 면적이 급격하게 감소하고 있다. 그러나, 메모리 소자의 동작특성을 저하시키지 않기 위해서는 메모리 셀을 구성하는 캐패시터의 충분한 용량 확보가 요구된다. 따라서, 예를 들어 64Mb급 이상의 고집적 소자에서는 실린더 타입(type)의 캐패시터 구조가 주로 사용되고 있다. 그러한 실린더 타입의 캐패시터 구조는 종래의 기술로서 알려진 핀(fin) 구조 또는 트렌치(trench) 구조 등과 비교할 경우에 상대적으로 큰 정전용량을 가지며, 누설전류 측면에서도 유리한 구조로서 알려져 있다.

통상적으로 적용되고 있는 실린더 구조의 캐패시터 제조방법은 감광막인 포토레지스트 및 산화막 스페이서를 마스크로 이용하여 하부전극인 스토리지 캐패시터를 제조하는 방법이 널리 알려져 있다.

도 1 내지 도 4는 종래기술에 따른 실린더 타입 스토리지 캐패시터의 제조를 보인 공정단면도들로서, 공정진행을 행하여 도 2 내지 도 4에서 보여지는 단면 구조를 차례로 거쳐 최종으로 얻어진 결과물이 도 1에 도시되어 있다.

도 2를 참조하면, 통상의 제조공정을 이용하여 반도체 기판(2)에 소자 분리막(4)과, 게이트 전극(6), 스페이서(8) 및 소오스/드레인(10)을 구비하는 트랜지스터를 형성한 다음, 상기 트랜지스터와 접속되는 비트라인(14)을 콘택 플러그(12)를 통해 형성한다. 이 경우에 상기 게이트 전극(6)과 비트라인(14)은 절연막 예컨대 TEOS 막으로 전기적으로 분리되어 있으며, 상기 비트라인(14)은 상기 콘택 플러그(12)를 통해 상기 트랜지스터의 드레인 영역(10)에 접속되어 있다. 이 후에 상기 결과물의 전면에 절연막(16) 예를 들어 O₃-TEOS 막을 증착한 다음 그 상부에 실리콘 나이트라이드(18)를 증착한다. 그리고 나서, 상기 실리콘 나이트라이트(18)의 상부에 포토레지스트를 도포한 다음 사진공정을 거쳐 트랜지스터의 소오스 영역(10)을 노출시키는 포토레지스트 패턴을 형성하고, 그 패턴을 식각 마스크로 사용하여 상기 실리콘 나이트라이드(18), 및 절연막(16)을 차례로 이방성 식각하여 트랜지스터의 소오스 영역을 노출시키는 콘택홀을 형성하면 도 2의 결과물이 얻어진다.

도 3을 참조하면, 상기 도 2에서 보여지는 포토레지스트 패턴을 제거한 다음, 스토리지 캐패시터를 형성한 스토리지 전극용 도전막, 예컨대 불순물이 도우핑된 폴리실리콘을 미리설정된 두께로 증착한다. 이 후에서 상기 폴리실리콘 막(22)의 상부에 스토리지 캐패시터 전극이 형성될 영역을 한정하는 포토레지스트 패턴(24)을 형성한다. 상기 포토레지스트 패턴(24)이 형성된 결과물의 전면에 저온산화막을 증착한 후 이를 에치백 하여, 상기 포토레지스트 패턴(24)의 측벽에 스페이서(26)를 형성한다. 상기 스페이서(26)를 식각마스크로서 사용하여 상기 폴리실리콘 막(22)을 일정두께만큼 이방성 식각함에 의해 도 3의 결과물을 얻는다.

도 4를 참조하면, 상기 포토레지스트 패턴을 제거한 후, 상기 스페이서(26)를 식각 마스크로서 사용하여 폴리실리콘 막을 식각함으로써 실린더 타입의 스토리지 캐패시터 전극(22a)을 형성한다. 이 후에, 상기 스페이서(26)를 제거한 다음 실린더 형의 스토리지 캐패시터 전극의 상부전면에 유전체 막(28)을 형성한다. 다음에 결과물의 전면에 불순물이 도우핑되어 있는 폴리실리콘막을 증착한 다음 패터닝하여 도 1에서 보여지는 바와 같이, 유전체 막(28)의 상부에 플레이트 캐패시터 전극(30)을 형성한 구조를 완성한다.

상기한 바와 같은 종래의 실린더 타입 캐패시터를 제조하는 방법은 하부 전극이 되는 스토리지 캐패시터의 정전용량을 크게 하는데 제한이 있다. 즉, 고집적화의 추세에 따라 스토리지 캐패시터 전극과 플레이트 전극사이의 단면적을 크게 하는데에는 많은 제약이 뒤따르는 문제점이 있다. 특히, 스토리지 캐패시터 전극을 트랜지스터의 소오스 또는 드레인 영역과 연결시키는 콘택 플러그의 높이가 높은 경우에 접촉저항의 증가로 인해 정전용량이 감소될 수 있다.

따라서, 본 발명의 목적은 상기한 종래의 문제점들을 해결할 수 있는 반도체 메모리 소자의 스토리지 캐패시터 제조방법을 제공함에 있다.

본 발명의 다른 목적은 고집적화에 유리하게 적용할 수 있는 반도체 메모리 소자의 스토리지 캐패시터 제조방법을 제공함에 있다.

본 발명의 또 다른 목적은 제한된 면적에서 정전용량을 보다 크게 할 수 있는 반도체 메모리 소자의 스토리지 캐패시터 제조방법을 제공함에 있다.

상기한 목적들 가운데 일부의 목적들을 달성하기 위한 본 발명의 일 양상(aspect)에 따른 반도체 메모리 소자의 스토리지 캐패시터 제조방법은,

메모리 셀 트랜지스터가 형성된 결과물의 전면에 제1 절연막과 제2 절연막을 증착하고, 정의된 포토레지스트 패턴을 상기 제2 절연막의 상부에 형성하는 단계와;

상기 포토레지스트 패턴을 식각 마스크로 사용하여 상기 제2 및 제1 절연막을 이방성 식각하여 상기 트랜지스터의 활성화 영역을 노출시키는 제1 콘택홀을 형성하는 단계와;

상기 포토레지스트 패턴을 제거한 후, 상기 제1,2 절연막에 대한 선택식각비가 차이가 나는 식각용액으로 습식식각을 행하여 네거티브 슬롭을 갖는 제2 콘택홀을 형성하는 단계와;

상기 결과물의 전면에 스토리지 캐패시터의 콘택플러그를 형성할 도전막을 증착하여 상기 제2 콘택홀 내부에서 기공이 형성된 콘택 플러그를 1차적으로 형성하는 단계와;

상기 결과물을 에치 백하여 상기 기공의 상부가 개방된 스페이서 형태의 콘택 플러그를 2차적으로 형성하는 단계와;

상기 결과물의 전면에 제3절연막을 도포 후 스토리지 캐패시터 전극이 형성될 영역을 한정하는 제2 포토레지스트 패턴을 형성하는 단계와;

상기 결과물에 대하여 건식 식각을 행하여 상기 제2 포토레지스트 패턴에 의해 노출된 상기 제3절연막을 식각하는 단계와;

상기 제2 포토레지스트 패턴을 제거하고 전면상부에 스토리지 캐패시터 전극을 형성할 물질을 도포하여 이중의 실린더 형태의 구조를 갖는 스토리지 캐패시터 전극을 얻는 단계를 가진다.

여기서, 상기 제1 절연막은 산화막이고, 상기 제2 절연막은 질화막일 수 있으며, 이 경우에 상기 식각용액은 불산이 바람직하다. 또한, 상기 콘택플러그를 형성할 도전막은 도우프된 폴리실리콘 막일 수 있으며, 그 외부표면은 필요한 경우에 반구형 실리콘 그레인(HSG)으로 처리될 수 있다.

상기 스토리지 캐패시터 전극을 얻는 단계의 이후에 산화막을 도포하고 에치백 공정 및 습식식각을 행하여 메모리 셀단위로 분리된 스토리지 캐패시터 전극을 얻는 단계가 복수의 메모리 셀 제조를 위해 포함되는 것이 바람직하다.

삭제

이하에서는 본 발명의 실시 예에 따른 반도체 메모리 소자의 스토리지 캐패시터 제조방법에 대한 바람직한 실시 예가 첨부된 도면들을 참조하여 설명된다. 비록 다른 도면에 표시되어 있더라도 동일 내지 유사한 기능을 가지는 구성요소들은 동일 내지 유사한 참조부호로서 나타나 있다.

도 5 내지 도 13은 본 발명의 실시 예에 따른 실린더 타입 스토리지 캐패시터의 제조를 순서대로 보인 공정단면도들이다.

먼저, 도 5를 참조하면, 통상의 제조공정을 이용하여 반도체 기판(2)에 소자 분리막(4)과, 게이트 전극(6), 스페이서(8) 및 소오스/드레인(10,11)을 구비하는 메모리 셀 트랜지스터를 형성한 다음, 상기 메모리 셀 트랜지스터와 접속되는 비트라인(14)을 콘택 플러그(12)를 통해 형성한다.

이 후에 상기 결과물의 전면에 절연막(16) 예를 들어 BPSG,TEOS,또는 고밀도 산화막(16)을 증착한 다음 그 상부에 실리콘 나이트라이드(18)를 증착한다. 그리고 나서, 상기 실리콘 나이트라이트(18)의 상부에 포토레지스트를 도포한 다음 사진공정을 거쳐 트랜지스터의 소오스 영역(10)을 노출시키는 포토레지스트 패턴(20)을 형성하고, 그 패턴을 식각 마스크로 사용하여 상기 실리콘 나이트라이드(18), 및 절연막(16)을 건식식각으로 차례로 이방성 식각하여 트랜지스터의 소오스 영역(10)을 노출시키는 콘택홀(40)을 형성하면 도 5의 결과물이 얻어진다.

도 6을 참조하면, 상기 도 5에서 보여지는 포토레지스트 패턴(20)을 애싱(ashing)으로 제거한 다음, 식각용액 예컨대 불산(HF)을 사용하여 습식식각을 행하면, 실리콘 나이트라이드막(18)과 절연막(16)의 선택식각비(etch ratio)의 차이에 의해 네거티브 슬롭(negative slop)을 갖는 콘택홀들(41,50)이 일체로 얻어진다.

도 6의 결과물 전면에 스토리지 캐패시터의 콘택플러그를 형성할 도전막, 예컨대 불순물이 도우핑된 폴리실리콘을 설정된 두께로 증착하면, 상기한 네거티브 슬롭에 기인하여 도 7에서 보여지는 바와 같이 기공(60:void)이 콘택홀 내부에 형성된다. 본 발명에서는 상기 기공(60)을 정전용량의 증가를 위해 유용하게 활용한다.

상기 도 7의 결과물을 전면 에치백함에 의해 도 8의 결과물을 얻는다. 도 8에서는 상기 기공(60)의 상부가 개방되어 상기 콘택홀의 내부에 스페이서 형태의 콘택 플러그(51)가 형성된 것이 보여진다.

도 8의 결과물에 대하여 산화막 예컨대 TEOS 막(70)을 전면 도포하고 스토리지 캐패시터 전극이 형성될 영역을 한정하는 포토레지스트 패턴(80)을 형성하면, 도 9의 결과물이 얻어진다.

도 9의 결과물에 대하여 플라즈마 건식 식각을 행하면 상기 포토레지스트 패턴(80)에 의해 노출된 TEOS 막(70)이 식각되어 도 10의 결과물이 얻어진다.

도 10의 결과물에서 상기 포토레지스트 패턴(80)을 애싱으로 제거하고 전면상부에 스토리지 캐패시터 전극을 형성할 물질 예컨대 도우핑된 폴리실리콘 막(110)을 형성하면, 도 11의 단면구조가 얻어진다. 도 11을 참조하면, 상기 폴리실리콘 막(110)은 상부가 개방된 상기 콘택 플러그(51)의 내부에 까지 도포되어 하부에 작은 실린더를 갖는 이중의 실린더 형태가 나타남을 알 수 있다. 결국, 상기한 스토리지 캐패시터 전극의 특이한 구조는 본 발명의 목적을 달성하여 정전용량을 극대화하는 것이다.

도 12를 참조하면, 도 11의 결과물에 산화막 예컨대 USG막(115)를 도포한 결과가 보여진다. 이 후, 에치백 공정을 거쳐 습식식각을 행하면 메모리 셀단위로 분리된 스토리지 캐패시터 전극을 얻고, 이후에 유전체 막(120)을 형성하면, 도 13의 결과물이 얻어진다. 그 다음에는 결과물의 전면에 불순물이 도우핑되어 있는 폴리실리콘막을 증착하여 패터닝하면, 유전체 막(120)의 상부에 플레이트 캐패시터 전극이 형성되어 디램 메모리 셀의 캐패시터가 완성된다.

상기한 설명에서는 본 발명의 실시 예를 위주로 도면을 따라 예를 들어 설명하였지만, 본 발명의 기술적 사상의 범위 내에서 본 발명을 다양하게 변형 또는 변경할 수 있음은 본 발명이 속하는 분야의 당업자에게는 명백한 것이다. 예를 들어, 사안이 다른 경우에 보이드의 형상이나 세부 공정 조건 또는 형성 막의 재질을 달리 변경할 수 있음은 물론이다.

상기한 바와 같이 반도체 메모리 소자의 스토리지 캐패시터 제조방법에 따르면, 콘택 플러그의 내부에도 캐패시터 전극이 추가적으로 형성되므로 한정된 면적내에서 보다 큰 정전용량을 얻을 수 있는 효과가 있다.

도 1 내지 도 4는 종래기술에 따른 실린더 타입 스토리지 캐패시터의 제조를 보인 공정단면도들

도 5 내지 도 13은 본 발명의 실시 예에 따른 실린더 타입 스토리지 캐패시터의 제조를 순서대로 보인 공정단면도들

Claims

반도체 메모리 소자의 스토리지 캐패시터 제조방법에 있어서:

메모리 셀 트랜지스터가 형성된 결과물의 전면에 제1 절연막과 제2 절연막을 증착하고, 정의된 포토레지스트 패턴을 상기 제2 절연막의 상부에 형성하는 단계와;

상기 포토레지스트 패턴을 식각 마스크로 사용하여 상기 제2 및 제1 절연막을 이방성 식각하여 상기 트랜지스터의 활성화 영역을 노출시키는 제1 콘택홀을 형성하는 단계와;

상기 포토레지스트 패턴을 제거한 후, 상기 제1,2 절연막에 대한 선택식각비가 차이가 나는 식각용액으로 습식식각을 행하여 네거티브 슬롭을 갖는 제2 콘택홀을 형성하는 단계와;

상기 결과물의 전면에 스토리지 캐패시터의 콘택플러그를 형성할 도전막을 증착하여 상기 제2 콘택홀 내부에서 기공이 형성된 콘택 플러그를 1차적으로 형성하는 단계와;

상기 결과물을 에치 백하여 상기 기공의 상부가 개방된 스페이서 형태의 콘택 플러그를 2차적으로 형성하는 단계와;

상기 결과물의 전면에 제3절연막을 도포 후 스토리지 캐패시터 전극이 형성될 영역을 한정하는 제2 포토레지스트 패턴을 형성하는 단계와;

상기 결과물에 대하여 건식 식각을 행하여 상기 제2 포토레지스트 패턴에 의해 노출된 상기 제3절연막을 식각하는 단계와;

상기 제2 포토레지스트 패턴을 제거하고 전면상부에 스토리지 캐패시터 전극을 형성할 물질을 도포하여 이중의 실린더 형태의 구조를 갖는 스토리지 캐패시터 전극을 얻는 단계를 가짐을 특징으로 하는 방법.
제1항에 있어서, 상기 제1 절연막은 산화막이고, 상기 제2 절연막은 질화막임을 특징으로 하는 방법.
제1항에 있어서, 상기 식각용액은 불산임을 특징으로 하는 방법.
제1항에 있어서, 상기 콘택플러그를 형성할 도전막은 도우프된 폴리실리콘 막임을 특징으로 하는 방법.
제1항에 있어서, 상기 스토리지 캐패시터 전극을 얻는 단계의 이후에 산화막을 도포하고 에치백 공정 및 습식식각을 행하여 메모리 셀단위로 분리된 스토리지 캐패시터 전극을 얻는 단계를 더 포함함을 특징으로 하는 방법.
(삭제)