DE102005020897B4 - Verfahren zur Herstellung eines Halbleiterbauelements - Google Patents

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Abstract

Verfahren zur Herstellung eines Halbleiterbauelements, insbesondere eine Kondensatoreinrichtung für einen Halbleiterspeicher, mit den folgenden Schritten:
(a) Bereitstellen eines Halbleitersubstrats (11) mit einer ersten Oberfläche (111);
(b) Aufbringen einer formgebenden Matrix (16) auf die erste Oberfläche (111), wobei die Matrix zur Formgebung mindestens eine durchgehende Vertiefung (20) aufweist und die durchgehenden Vertiefungen (20) derart angeordnet sind, dass Kontaktbereiche (12) im Bereich der ersten Oberfläche (111) teilweise freiliegend oder freiliegend sind;
(c) Aufbringen einer Opferschicht (17) auf Seitenwände (120) der durchgehenden Vertiefung (20) in einem der ersten Oberfläche (111) abgewandten oberen Abschnitt (X2) der Vertiefung (20);
(d) Ätzen der Seitenwände (120) in dem unteren Abschnitt (Y2), der freiliegend von der Opferschicht (17) ist;
(e) Aufbringen einer ersten leitfähigen Schicht (13) in einem unteren Abschnitt (Y2) der Vertiefung (20) und auf die Opferschicht (17) zum Erzeugen einer ersten Elektrode;
(f) Entfernen der Opferschicht (17) zum Freilegen der...

Description

  • Die vorliegende Erfindung betrifft ein Verfahren zur Herstellung eines Halbleiterbauelements, insbesondere einer Kondensatoreinrichtung für einen Halbleiterspeicher.
  • Die US 5,580,811 A beschreibt die Herstellung eines Kondensators für eine DRAM-Vorrichtung. Eine Speicherelektrode wird in einer Kontaktöffnung 19 gebildet, wobei die Kontaktöffnung mit einem isolierenden Spacer auf ihren Seitenwänden versehen ist. Nach der Herstellung der Speicherelektrode wird der isolierende Spacer entfernt und nachfolgend ein dielektrischer Film und eine zweite Elektrode aufgebracht.
  • Die US 2004/0007725 A1 beschreibt einen Speicherkondensator mit einer doppelten Zylinderstruktur und ein entsprechendes Herstellungsverfahren.
  • Die US 6,187,625 B1 beschreibt ein Herstellungsverfahren für einen kronenförmigen Kondensator in einer DRAM-Vorrichtung.
  • Obwohl die Problematik der vorliegende Erfindung nachfolgend anhand einer so genannten kronenartigen Kondensatoreinrichtung eines Halbleiterspeicher beschrieben wird, ist die vorliegende Erfindung nicht darauf beschränkt, sondern betrifft allgemein ein Verfahren zur Herstellung von Halbleiterbauelementen.
  • Ein Halbleiterspeicher weist eine Vielzahl von Speicherzellen auf, welche jeweils mindestens einen Kondensator und einen Transistor beinhalten. In dem Kondensator wird eine binäre Information als Ladungsmenge gespeichert. Ein Zugriff auf die Ladungsmenge und damit die Information durch Auslese- und/oder Schreibeinrichtungen des Halbleiterspeichers erfolgt über den Transistor der Speicherzelle, welcher mittels Wort- und Bitleitungen des Halbleiterspeichers adressiert wird. Um Halbleiterspeicher mit einer großen Speicherdichte und damit einer hohen Anzahl an Speicherzellen auf einer annehmbaren Fläche bereitzustellen, werden möglichst geringe laterale Abmessungen der Speicherzellen, also sowohl der Transistoren als auch der Kondensatoren, benötigt.
  • Der Betrieb der Speicherzellen erfordert eine minimale in dem Kondensator speicherbare Ladungsmenge. Die speicherbare Ladungsmenge wird wesentlich durch den Flächeninhalt von Kondensatorflächen der Kondensatoren bestimmt. Daher ist trotz der Verringerung der lateralen Abmessungen eine Be reitstellung von ausreichend großen Kondensatorflächen zu gewährleisten.
  • Die US-Patentschrift US 5,652,165 A beschreibt einen solchen Kondensator mit einem so genannten kronenförmigen Kondensator. Der kronenförmige Kondensator weist mindestens eine erste becherförmige Elektrode mit inneren Oberflächen und den inneren Oberflächen gegenüberliegenden äußeren Oberflächen auf, welche senkrecht zu einem Halbleitersubstrat verlaufen. Die innere wie auch die äußere Oberfläche sind vollständig von einem Dielektrikum bedeckt, auf welchem die zweite Elektrode aufgebracht ist. Damit umfasst eine Kondensatorfläche des kronenförmigen Kondensators im Wesentlichen sowohl die innere, wie auch die äußere, senkrecht verlaufende Oberfläche.
  • Ein allgemein bekanntes Herstellungsverfahren für den kronenförmigen Kondensator erfordert zuerst die Bereitstellung der becherförmigen ersten Elektrode mit freiliegenden inneren und äußeren Oberflächen. Dabei weist die erste Elektrode zu diesem Zeitpunkt des Herstellungsverfahrens des kronenförmigen Kondensators nur eine geringe mechanische Stabilität auf. Insbesondere ist dies dann der Fall, wenn die erste Elektrode eine wesentlich größere vertikale Abmessung als horizontale Abmessung aufweist, um wie zuvor gefordert, bei geringem lateralen Platzbedarf eine große Kondensatorfläche bereitzustellen.
  • Für die Herstellung der ersten Elektroden werden Flüssigkeiten verwendet, unter anderem zum Ätzen und/oder Reinigen der ersten Elektrode. Aufgrund der Flüssigkeiten zwischen benachbarten ersten Elektroden wirkt auf diese benachbarten ersten Elektroden eine Kapilarkraft derart, dass obere Abschnitte der benachbarten ersten Elektroden sich einander annähern. Da die ersten Elektroden nur eine geringe mechanische Stabilität aufweisen, können sich die ersten Elektroden zueinander soweit annähern, dass sie sich auch berühren.
  • Dies ist einer von mehreren möglichen Effekten aufgrund derer sich die ersten Elektroden einander annähern. Adhäsive Effekte, zum Beispiel aufgrund von elektrostatischen Ladungen, verhindern, dass sich einmal berührende erste Elektroden wieder von einander lösen, auch wenn die Flüssigkeiten entfernt sind und die Kapillarkraft nicht mehr wirkt. Dies führt zu einer unerwünschten elektrischen Kontaktierung der benachbarten ersten Elektroden und im Betrieb der Speichereinrichtung möglicherweise zu Kurzschlüssen.
  • Es ist eine Aufgabe der vorliegenden Erfindung, ein verbessertes Verfahren zur Herstellung von Halbleiterbauelementen und insbesondere von Kondensatoreinrichtungen in Halbleiterspeichereinrichtungen bereitzustellen.
  • Es ist eine weitere Aufgabe der vorliegenden Erfindung ein Verfahren zur Herstellung bereitzustellen, welches eine höhere mechanische Stabilität der ersten Elektrode während des Herstellungsverfahrens gewährleistet. Eine weitere Aufgabe besteht darin, ein Verfahren bereitzustellen, mit welchem sich Halbleiterbauelemente mit einer großen Oberfläche oder Kapazität herstellen lassen.
  • Zumindest eine der vorstehend genannten Aufgaben wird durch ein Verfahren mit den Merkmalen des Patentanspruchs 1 gelöst.
  • Das erfindungsgemäße Verfahren zur Herstellung eines Halbleiterbauelements, insbesondere einer Kondensatoreinrichtung für einen Halbleiterspeicher, sieht folgende Schritte vor. Nach Bereitstellen eines Halbleitersubstrats mit einer ersten Oberfläche wird eine formgebende Matrix auf die erste Oberfläche aufgebracht, wobei die Matrix zur Formgebung mindestens eine durchgehende Vertiefungen oberhalb von Kontaktbereichen im Bereich der ersten Oberfläche aufweist, so dass die Kontaktbereiche freiliegend oder teilweise freiliegend sind. Danach wird eine Opferschicht auf Seitenwände der durchgehenden Vertiefung von einem der ersten Oberfläche abgewandten oberen Abschnitt der Vertiefung aufgebracht. Einem Aufbringen einer ersten leitfähigen Schicht in einem unteren Abschnitt der Vertiefung und auf die Opferschicht zum Erzeugen einer ersten Elektrode folgt ein Entfernender Opferschicht zum Freilegen der Seitenwände der Matrix in dem oberen Abschnitt. Abschließend wird eine dielektrische Schicht auf die erste leitfähige Schicht und eine zweite leitfähige Schicht auf die dielektrische Schicht zum Bilden der zweiten Elektrode aufgebracht.
  • Ferner sieht das erfindungsgemäße Verfahren sieht vor, dass nach dem Aufbringen der Opferschicht und vor dem Aufbringen der ersten leitfähigen Schicht in dem unteren Abschnitt die Seitenwände geätzt werden, welche nicht durch die Opferschicht bedeckt sind. Erstens ergibt sich somit vorteilhafterweise eine Vergrößerung der Oberfläche und damit einer Kapazität der nachfolgenden in der Matrix strukturierten Kondensatoreinrichtung. Zweitens bildet sich an dem Übergang zwischen dem oberen und dem unteren Abschnitt eine Verdickung der ersten leitfähigen Schicht aus, da in diesem Bereich durch das Rückätzen eine teilweise zu der ersten Oberfläche verlaufende Oberfläche gebildet wird, wobei die Verdickung vorteilhafterweise die mechanische Stabilität der ersten Elektrode während des Herstellungsverfahrens erhöht.
  • Ein wesentlicher Schritt der vorliegenden Erfindung ist, dass zwischen zwei benachbarten becherförmigen Elektroden zumindest teilweise die formgebende Matrix verbleibt. Somit wird verhindert, dass sich die benachbarten Elektroden berühren können.
  • Eine becherförmige Elektrode weist eine Grundfläche und einen erhabenen Rand auf, welcher mit einem äußeren Umfang der Grundfläche verbunden ist. Der Durchmesser der Grundfläche ist um mindestens das Zehnfache größer als eine Dicke des Randes. Eine Höhe des Randes kann wesentlich größer als der Durchmesser der Grundfläche sein. Der Rand kann vertikal zu der Grundfläche verlaufen oder konvex oder konkav zu einer Achse der Elektrode geneigt sein.
  • In den Unteransprüchen finden sich vorteilhafte Weiterbildungen und Verbesserungen des im Patentanspruch 1 angegebenen Verfahrens.
  • Eine Ausgestaltung des erfindungsgemäßen Verfahrens sieht vor, dass die durchgehende Vertiefung im Bereich des oberen Abschnitts einen in Richtung zu der ersten Oberfläche hin abnehmenden Querschnitt aufweist. Die Richtung ist im Wesentlichen senkrecht zur der ersten Oberfläche. Der Querschnitt verläuft im Wesentlichen parallel zu der ersten Oberfläche. Ein erster Querschnitt ist geringer, d. h. weist eine geringere Fläche auf, als ein zweiter Querschnitt, wenn der erste Querschnitt näher der ersten Oberfläche verläuft als der zweite Querschnitt.
  • Eine besonders vorteilhafte Ausgestaltung des erfindungsgemäßen Verfahrens sieht vor, dass die Opferschicht mit einer in Richtung zu der ersten Oberfläche hin abnehmenden Dicke aufgebracht wird. Hierbei lässt sich in einfacher Weise sicherstellen, dass der untere Abschnitt keine Opferschicht aufweist, indem die Dicke der Opferschicht bis zu dem unteren Abschnitt hin auf Null abnimmt.
  • Eine Ausgestaltung des erfindungsgemäßen Verfahrens sieht vor, dass die Opferschicht mittels eines Atomlagen-Abscheide Verfahren aufgebracht wird. Dieses Verfahren ermöglicht in besonders präziser Weise ein Dickenprofil der Opferschicht einzustellen. Insbesondere ist es möglich durch eine gezielte Verarmung von Reaktionsgasen des Abscheideverfahrens in den tieferen Bereichen, also nahe oder in dem unteren Abschnitt der durchgehenden Vertiefung, eine geringere Abscheiderate bzw. keine Abscheidung zu erreichen. Entsprechend wird dadurch eine dünnere Opferschicht bzw. keine Opferschicht auf der Seitenwand aufgebracht.
  • Eine Weiterbildung des erfindungsgemäßen Verfahrens sieht vor, dass vor dem Aufbringen der dielektrischen Schicht die Matrix nur in dem oberen Abschnitt entfernt wird. Somit wird die äußere Oberfläche der leitfähigen Schicht in dem oberen Abschnitt für das Aufbringen der dielektrischen Schicht besser zugänglich. Gleichzeitig wird, da in dem unteren Abschnitt die Matrix nicht entfernt wird, eine ausreichende mechanische Stabilität der leitfähigen Schicht gewährleistet.
  • Eine besonders bevorzugte Weiterbildung des erfindungsgemäßen Verfahrens sieht vor, dass die erste becherförmige Elektrode in einem unteren Abschnitt eine Verbreiterung eines zur ersten Oberfläche parallelen Querschnitts aufweist.
  • Ausführungsbeispiele der Erfindung sowie vorteilhafte Weiterbildungen sind in den Figuren der Zeichnungen schematisch dargestellt und in der nachfolgenden Beschreibung näher erläutert. In den Figuren zeigen:
  • 1a bis 1h verschiedene Teilschnitte zur Illustration einer Variante des erfindungsgemäßen Herstellungsverfahrens.
  • Eine Ausgestaltung der vorliegenden Erfindung wird anhand der 1a bis 1h erläutert. Zuerst wird ein Halbleitersubstrat 11 bereitgestellt, welches in erste A2 und zweite Abschnitte B2 unterteilt ist. In den ersten Abschnitten A2 sind Kontaktbereiche 12 an der ersten Oberfläche 111 des Halbleitersubstrates 11 angeordnet. In dem ersten Abschnitt A2 wie auch in dem zweiten Abschnitt B2 ist eine Matrix auf der ersten Oberfläche 111 aufgebracht. Diese Matrix weist durchgehende Vertiefungen 20 auf, welche so angeordnet sind, dass die Kontaktbereiche 12 zumindest teilweise freiliegend, also nicht vollständig durch die Matrix 16 bedeckt sind. Seitenwände 120 der durchgehenden Vertiefung 20 können senkrecht oder schräg zu der ersten Oberfläche 111 ausgerichtet sein.
  • In einem nachfolgenden Schritt werden in einem oberen Abschnitt X2 der durchgehenden Vertiefungen 20 Opferschichten 17, vorzugsweise durch ein atomares Abscheidererfahren, beispielsweise einen ALD-Prozers (ALD: Atomic Layer Deposition), auf die Seitenwände 120 aufgebracht. Die Opferschichten 17 können wiederum homogen abgeschieden werden oder eine sich zu der ersten Oberfläche 111 hin in Richtung 210 verjüngende Dicke aufweisen. In dem unteren Abschnitt Y2, welcher benachbart zu der ersten Oberfläche 111 ist, wird keine Opferschicht 17 auf die Seitenwände 120 aufgebracht (1b).
  • Die Seitenwände 120 der durchgehenden Vertiefung 20 werden selektiv zu der Opferschicht 17 entfernt (1c). Dadurch wird der untere Bereich Y2 der durchgehenden Vertiefung 20 ausgeweitet. In 1c ist eine zurückgeätzte Seitenwand 121 in dem unteren Abschnitt Y2 dargestellt, welche im Wesentlichen parallel zu der ursprünglichen Seitenwand 120 verläuft. Dies ist jedoch nur eine von vielen möglichen Ausgestaltungen. Eine weitere Ausgestaltung sieht vor, in dem unteren Bereich eine Seitenwand 121 mit einer gewölbten Oberfläche zu erzeugen. In dem Grenzbereich 122 zwischen dem oberen und dem unteren Abschnitt X2, Y2 ergibt sich aufgrund des Zurückätzens eine zumindest teilweise im Wesentlichen parallel zu der ersten Oberfläche 111 verlaufende Oberfläche.
  • Ein Vorteil der zurückgeätzten Seitenwand 121 besteht darin, dass dadurch die Gesamtoberfläche der durchgehenden Vertiefung 20 erhöht wird. Ausgehend von dieser vergrößerten Gesamtoberfläche wird mit den nachfolgenden Prozessierungsschritten eine signifikant vergrößerte Kondensatorfläche der Kondensatoreinrichtung erreicht.
  • In der durchgehenden Vertiefung 20 wird eine erste leitfähige Schicht 13 abgeschieden, welche die erste Elektrode der Kondensatoreinrichtung erzeugt. Die erste leitfähige Schicht 13 wird in dem oberen Abschnitt X2 auf der Opferschicht 17 und in dem unteren Abschnitt Y2 auf dem Kontaktbereich 12 und auf der zurückgeätzten Seitenwand 121 abgeschieden. In einem oberen Bereich des unteren Abschnittes Y2, also nahe der Opferschicht 17, ergibt sich eine Verbreiterung oder Verdickung der ersten leitfähigen Schicht 13, da sich in diesem Bereich die zumindest teilweise parallel zu der ersten Oberfläche 111 verlaufende Oberfläche der durchgehenden Vertiefung 20 befindet. Die somit entstehende Verdickung 122 führt zu einer höheren Steifigkeit der ersten leitfähigen Schicht 13 während des Herstellungsverfahrens und damit der becherförmigen Elektrode.
  • In einem nachfolgenden Schritt wird die Opferschicht 17 entfernt. Somit wird die äußere Oberflache 114 der ersten leitfähigen Schicht 13 in dem oberen Abschnitt X2 freigelegt (1e). Die Matrix 16 kann optional in dem oberen Abschnitt X2 entfernt werden (2f). Eine dielektrische Schicht 14 und eine zweite elektrische leitfähige Schicht 15 werden aufgebracht (1g und 1h). Diese Ausgestaltung zeigt, dass durch die höhere Steifigkeit aufgrund der Verdickung 122 gewährleistet ist, dass sich die oberen Abschnitte X2 der ersten becherförmigförmigen Elektroden nicht berühren.
  • Für die Wahl der Materialien der Matrix, der ersten und zweiten Elektroden, sowie der dielektrischen Schicht ergeben sich vielfältige Variationsmöglichkeiten. Die Matrix kann unter anderem Siliziumoxid oder ein Silikatglas, Borsilikatglas aufweisen. Die leitfähigen Schichten enthalten vorzugsweise Titan, Titannitrid, hochdotiertes Polysilizium oder andere leitfähige Materialien. Die dielektrischen Schichten können Siliziumoxid, Aluminiumoxid oder dielektrische Materialien mit einer hohen Permittivität aufweisen.
  • Neben dem erwähnten ALD-Verfahren und dem CVD-Verfahren sind vielfältige weitere Verfahren zum Aufbringen der Opferschicht einsetzbar.
  • Die erste Elektrode kann becherförmig sein oder sich aus einer Vielzahl an becherförmigen Strukturen zu einer kronenförmigen Elektrode zusammensetzen, wobei becherförmig zylinderförmig, trichterförmig oder andere sich konvex von der ersten Oberfläche weg öffnende Formen umfasst.
  • Innerhalb einer becherförmigen Elektrode können ein oder mehrere Elektroden gleich sich mehrerer umfassender Schalen angeordnet sein.
  • 11
    Halbleitersubstrat
    12
    Kontaktbereiche
    13
    erste leitfähige Schicht
    14
    dielektrische Schicht
    15
    zweite leitfähige Schicht
    16
    Matrix
    17
    Opferschicht
    20
    durchgehende Vertiefung
    120
    Seitenwand von 20
    121
    zurückgeätzte Seitenwand
    122
    Verdickung
    113, 114
    innere, äußere Oberfläche von 13
    111
    erste Oberfläche
    210
    Richtung
    A2, B2
    erste, zweite Bereiche
    X2, Y2
    oberer, unterer Abschnitt

Claims (5)

  1. Verfahren zur Herstellung eines Halbleiterbauelements, insbesondere eine Kondensatoreinrichtung für einen Halbleiterspeicher, mit den folgenden Schritten: (a) Bereitstellen eines Halbleitersubstrats (11) mit einer ersten Oberfläche (111); (b) Aufbringen einer formgebenden Matrix (16) auf die erste Oberfläche (111), wobei die Matrix zur Formgebung mindestens eine durchgehende Vertiefung (20) aufweist und die durchgehenden Vertiefungen (20) derart angeordnet sind, dass Kontaktbereiche (12) im Bereich der ersten Oberfläche (111) teilweise freiliegend oder freiliegend sind; (c) Aufbringen einer Opferschicht (17) auf Seitenwände (120) der durchgehenden Vertiefung (20) in einem der ersten Oberfläche (111) abgewandten oberen Abschnitt (X2) der Vertiefung (20); (d) Ätzen der Seitenwände (120) in dem unteren Abschnitt (Y2), der freiliegend von der Opferschicht (17) ist; (e) Aufbringen einer ersten leitfähigen Schicht (13) in einem unteren Abschnitt (Y2) der Vertiefung (20) und auf die Opferschicht (17) zum Erzeugen einer ersten Elektrode; (f) Entfernen der Opferschicht (17) zum Freilegen der Seitenwände (120) der Matrix (16) in dem oberen Abschnitt (X2); (g) Aufbringen einer dielektrischen Schicht (14) auf die erste leitfähige Schicht (13); und (h) Aufbringen einer zweiten leitfähigen Schicht (15) auf die dielektrische Schicht (14) zum Bilden der zweiten Elektrode.
  2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass die durchgehende Vertiefung (20) im Bereich des oberen Abschnitts (X2) einen in Richtung (210) zu der ersten Oberfläche (111) hin abnehmenden Querschnitt aufweist.
  3. Verfahren nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass die Opferschicht (17) mit einer in Richtung (210) zu der ersten Oberfläche (111) hin abnehmenden Dicke aufgebracht wird.
  4. Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass die Opferschicht (17) mittels eines Atomlagen-Abscheide-Verfahrens aufgebracht wird.
  5. Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass vor dem Aufbringen der dielektrischen Schicht (14) die Matrix (15) nur in dem oberen Abschnitt (X2) entfernt wird.
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Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5580811A (en) * 1995-05-03 1996-12-03 Hyundai Electronics Industries Co., Ltd. Method for the fabrication of a semiconductor memory device having a capacitor
US6187625B1 (en) * 1999-03-05 2001-02-13 Nanya Technology Corporation Method of fabricating crown capacitor

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100360414B1 (ko) * 2001-01-05 2002-11-13 삼성전자 주식회사 트윈 비트 결함을 방지하는 실린더형 커패시터의 하부전극형성방법
KR100416601B1 (ko) * 2001-06-30 2004-02-05 삼성전자주식회사 실린더형 커패시터를 포함하는 반도체 소자 및 그 제조 방법
KR100482366B1 (ko) * 2002-07-15 2005-04-13 삼성전자주식회사 반도체 메모리 소자의 스토리지 캐패시터 제조방법
US7312120B2 (en) * 2004-09-01 2007-12-25 Micron Technology, Inc. Method for obtaining extreme selectivity of metal nitrides and metal oxides

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5580811A (en) * 1995-05-03 1996-12-03 Hyundai Electronics Industries Co., Ltd. Method for the fabrication of a semiconductor memory device having a capacitor
US6187625B1 (en) * 1999-03-05 2001-02-13 Nanya Technology Corporation Method of fabricating crown capacitor

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