KR20020037527A - 반도체 장치의 커패시터 제조 방법 및 그에 의해 제조된커패시터 - Google Patents

반도체 장치의 커패시터 제조 방법 및 그에 의해 제조된커패시터 Download PDF

Info

Publication number
KR20020037527A
KR20020037527A KR1020000067475A KR20000067475A KR20020037527A KR 20020037527 A KR20020037527 A KR 20020037527A KR 1020000067475 A KR1020000067475 A KR 1020000067475A KR 20000067475 A KR20000067475 A KR 20000067475A KR 20020037527 A KR20020037527 A KR 20020037527A
Authority
KR
South Korea
Prior art keywords
storage node
film
hsg
forming
capacitor
Prior art date
Application number
KR1020000067475A
Other languages
English (en)
Inventor
전광열
Original Assignee
윤종용
삼성전자 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 윤종용, 삼성전자 주식회사 filed Critical 윤종용
Priority to KR1020000067475A priority Critical patent/KR20020037527A/ko
Publication of KR20020037527A publication Critical patent/KR20020037527A/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
    • H01L28/84—Electrodes with an enlarged surface, e.g. formed by texturisation being a rough surface, e.g. using hemispherical grains
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
    • H01L28/90—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions
    • H01L28/91—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions made by depositing layers, e.g. by depositing alternating conductive and insulating layers

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Semiconductor Memories (AREA)

Abstract

HSG가 형성된 실린더형 스토리지 노드를 갖는 커패시터 제조 방법 및 그에 의해 제조된 커패시터를 개시한다. 반도체 기판 상에 제 1 절연막을 형성하고 패터닝하여 스토리지 노드홀을 형성한다. 스토리지 노드홀의 측벽 및 바닥에 스토리지 노드용 도전막을 형성한다. 도전막 상에 스토리지 노드홀을 채우는 제 2 절연막을 형성하고 에치백하여 실린더형의 스토리지 노드를 형성한다. 제 1 및 제 2 절연막의 일부를 건식 식각하여 스토리지 노드의 상단부를 노출시킴과 동시에 식각 손상이 가해지도록 한다. 제 1 및 제 2 절연막을 제거하여 손상된 상단부를 갖는 스토리지 노드를 노출시킨다. 노출된 스토리지 노드의 표면에 HSG를 형성한다. 그러면, 식각 손상이 가해진 스토리지 노드의 상단부에는 HSG가 형성되지 않는다.

Description

반도체 장치의 커패시터 제조 방법 및 그에 의해 제조된 커패시터{METHOD FOR FORMING CAPACITOR OF SEMICONDUCTOR DEVICE AND CAPACITOR FABRICATED THEREBY}
본 발명은 반도체 장치의 제조 방법 및 그에 의해 제조된 반도체 장치에 관한 것으로, 좀더 구체적으로는 반구형 그레인(hemispherical grain; 이하 HSG)이 형성된 스토리지 노드를 갖는 커패시터의 제조 방법 및 그에 의해 제조된 커패시터에 관한 것이다.
반도체 소자의 고집적화에 따라 커패시터가 차지할 수 있는 면적은 감소한 반면, 소자의 성능 향상을 위해서 커패시터의 정전 용량은 극대화시키는 것이 요구되고 있다. 이에 따라, 커패시터의 정전 용량을 증가시키기 위한 방법으로 하부 전극의 표면적을 증가시키는 방법 및 유전율이 높은 유전막을 사용하는 방법 등이 제안되었다. 이중, 하부 전극의 표면에 HSG를 성장시켜 하부 전극의 표면적을 증가시키는 방법도 널리 사용되고 있다.
이하, 첨부된 도면들을 참조하여 종래 기술의 문제점을 설명한다.
도 1a 및 도 1g 은 종래 기술에 의한 반도체 장치의 커패시터 제조 방법을 나타내는 단면도들이다.
도 1a 및 도 1b를 참조하면, 반도체 기판(10) 전면에 층간절연막(12)을 형성한다. 층간절연막(12)을 패터닝하여 반도체 기판(10)의 소정 영역을 노출시키는 콘택홀(13)을 형성한다. 콘택홀(13)의 측벽에 질화막 스페이서(15)를 형성한다. 스페이서(15)가 형성된 결과물 전면에 콘택홀(13)을 채우는 도전막을 형성한다. 층간절연막(12)이 노출되도록 도전막을 평탄화 식각하여 콘택 플러그(17)를 형성한다.
도 1c를 참조하면, 콘택 플러그(17)를 포함하는 층간절연막(12) 상에 식각저지막(20)을 형성한다. 식각저지막(20) 상에 커패시터를 형성하기 위한 주형층인 제 1 절연막(22)을 형성한다. 패터닝 공정으로 제 1 절연막(22) 및 식각저지막(20)을 차례로 식각하여 콘택 플러그(17)를 노출시키는 스토리지 노드홀(25)을 형성한다.
도 1d 및 도 1e를 참조하면, 스토리지 노드홀(25)이 형성된 결과물 전면에 스토리지 노드용 도전막(27)인 비정질 실리콘막을 형성한다. 도전막(27) 상에 스토리지 노드홀(25)을 채우는 제 2 절연막(30)을 형성한다. 제 2 절연막(30)은 도전막(27)을 분리시켜 스토리지 노드를 형성하기 위한 것이다.
도 1f를 참조하면, 제 1 절연막(22)이 노출되도록 제 2 절연막(30) 및 스토리지 노드용 도전막(27)을 에치백한다. 그러면, 스토리지 노드용 도전막(27)이 분리되어 스토리지 노드(27a)가 형성된다. 스토리지 노드홀(25) 내에 남아있는 제 2 절연막(30) 및 스토리지 노드(27a) 주변에 잔류하는 제 1 절연막(22)을 제거하여 식각저지막(20) 및 스토리지 노드(27a)의 측벽을 노출시킨다.
도 1g 및 도 1h를 참조하면, 노출된 스토리지 노드(27a)의 표면에 HSG(33)를 형성한다. HSG(33)가 형성된 스토리지 노드(27a)를 덮는 커패시터 유전막(33) 및 플레이트 전극막(34)을 차례로 형성한다.
이와 같은 종래 기술에 의하면, 스토리지 노드의 상단부(35)에 형성된 HSG(33)가 후속 공정 중에 스토리지 노드(27a)로부터 분리됨에 따라 인접한 스토리지 노드(27a) 간에 단락이 발생하게 된다.
본 발명은 상술한 제반 문제를 해결하기 위해 제안된 것으로, 실린더형 스토리지 노드의 상단부에서 HSG의 성장을 억제할 수 있는 커패시터의 제조 방법을 제공하는 데 그 목적이 있다.
본 발명의 다른 목적은, 실린더형 스토리지 노드의 측벽 및 바닥에만 HSG가 형성된 커패시터를 제공하는 데 있다.
도 1a 내지 도 1h는 종래 기술에 의한 반도체 장치의 커패시터 제조 방법을 나타내는 단면도들이다
도 2a 내지 도 2j는 본 발명의 실시예에 의한 반도체 장치의 커패시터 제조 방법을 나타내는 단면도들이다.
도 3은 본 발명의 실시예에 의해 제조된 반도체 장치의 커패시터를 나타내는 단면도이다.
* 도면의 주요 부분에 대한 부호의 설명
10, 100 : 반도체 기판12, 102 : 층간절연막
13, 103 : 콘택홀15, 105 : 콘택 스페이서
17, 107 : 콘택 플러그20, 110 : 식각저지막
22, 112 : 제 1 절연막25, 115 : 스토리지 노드홀
30, 120 : 제 2 절연막27a, 117a : 스토리지 노드
33, 128 : HSG37, 130 : 유전막
38, 132 : 플레이트 전극
(구성)
상술한 목적을 달성하기 위하여 본 발명에 의한 커패시터 제조 방법은, 반도체 기판 상에 절연막을 형성하고, 절연막을 패터닝하여 반도체 기판의 소정 영역을 노출시키는 스토리지 노드홀을 형성한다. 스토리지 노드홀의 측벽 및 바닥에 실린더형의 스토리지 노드를 형성하고, 스토리지 노드의 상단부에 손상을 가한다. 손상된 상단부를 제외한 스토리지 노드의 측벽 및 바닥에 HSG를 형성한다. HSG가 형성된 스토리지 노드를 덮는 유전막 및 플레이트 전극막을 형성한다.
여기서, 상기 스토리지 노드는, 스토리지 노드홀이 형성된 결과물 전면에 도전막을 형성하고, 도전막 상에 상기 스토리지 노드홀을 채우는 제 2 절연막을 형성하고, 제 2 절연막 및 도전막을 평탄화 식각하여 도전막을 분리함으로써 형성하는 것이 바람직하다. 또한, 상기 스토리지 노드의 상단부에 손상을 가하는 공정은 제 1 및 제 2 절연막의 상부를 건식 식각하여 스토리지 노드의 상단부를 노출시키면서 식각 손상이 가해지도록 하는 것이 바람직하다.
상술한 목적을 달성하기 위한 본 발명에 의한 커패시터는, 반도체 기판, 반도체 기판의 소정 영역과 전기적으로 접속된 실린더형의 스토리지 노드, 상기 스토리지 노드의 측벽 및 바닥에만 형성된 HSG, HSG가 형성된 스토리지 노드를 덮는 유전막, 상기 유전막 상에 형성된 플레이트 전극막을 포함하는 것을 특징으로 한다.
(실시예)
이하, 첨부된 도면들을 참조하여 본 발명의 실시예를 상세히 설명한다.
도 2a 내지 도 2j는 본 발명의 실시예에 의한 커패시터 제조 방법을 나타내는 단면도들이다.
도 2a를 참조하면, 반도체 장치의 기본 소자, 예를 들어 게이트 패턴 및 소오스/드레인 영역으로 구성되는 트랜지스터(도면에 미도시)가 형성된 반도체 기판(100) 상에 층간절연막(102)을 형성한다. 층간절연막(102)을 패터닝하여 반도체 기판(100)의 소정 영역을 노출시키는 콘택홀(103)을 형성한다.
도 2b를 참조하면, 콘택홀(103)이 형성된 결과물 전면에 스페이서용 절연막, 예를 들어 실리콘 질화막을 형성한 후 에치백하여 콘택홀(103)의 측벽에 스페이서(105)를 형성한다. 스페이서(105)는 후속 공정으로 진행되는 습식 세정 공정 등으로 인해 콘택홀(103)이 넓어져 인접한 콘택 플러그 간에 단락이 발생하는 것을 방지하는 역할을 한다.
스페이서(105)가 형성된 결과물 전면에 콘택홀(117)을 채우는 도전막을 형성한다. 도전막은 예를 들어, 도핑된 폴리실리콘막으로 형성한다. 층간절연막(102)이 노출될 때까지 에치백 또는 CMP(chemical mechanical polishing) 공정으로 평탄화식각한다. 그러면, 콘택홀(103)을 채우며 반도체 기판(100)의 소정 영역과 전기적으로 접속되는 콘택 플러그(107)가 형성된다.
도 2c를 참조하면, 콘택 플러그(107)를 포함하는 층간절연막(102) 상에 식각저지막(110), 예를 들어 실리콘 질화막을 형성한다. 식각저지막(110) 상에 스토리지 노드를 형성하기 위한 주형층인 제 1 절연막(112)을 형성한다. 제 1 절연막(112)은, 예를 들어 PE-산화막(plasma enhanced oxide)으로 형성한다.
제 1 절연막(112) 상에 포토레지스트막을 형성한 후 패터닝하여 스토리지 노드홀을 형성하기 위한 포토레지스트 패턴(도면에 미도시)을 형성한다. 포토레지스트 패턴을 식각마스크로 사용하여 제 1 절연막(112) 및 식각저지막(110)을 차례로 식각하여 콘택 플러그(107)를 노출시키는 스토리지 노드홀(115)을 형성한다.
도 2d 및 도 2e를 참조하면, 스토리지 노드홀(115)이 형성된 결과물 전면에 스토리지 노드를 형성하기 위한 도전막(117)을 형성한다. 도전막(117)은 예를 들어, 비정질 실리콘막으로 형성한다. 도전막(117) 상에 스토리지 노드홀(115)을 채우는 제 2 절연막(120), 예를 들어 실리콘 산화막을 형성한다. 제 2 절연막(120)은 도전막(120)을 분리시켜 스토리지 노드를 형성하기 위한 것이다.
도 2f를 참조하면, 제 1 절연막(112)이 노출될 때까지 제 2 절연막(120) 및 스토리지 노드용 도전막(117)을 평탄화 식각한다. 평탄화 식각은 예를 들어, 에치백 또는 CMP 공정으로 실시한다. 그러면, 스토리지 노드용 도전막(117)이 분리되어 실린더형의 스토리지 노드(117a)가 형성된다. 이때, 스토리지 노드홀(115) 내부에는 제 2 절연막 패턴(120a)이 잔류하게 된다.
도 2g를 참조하면, 본 발명의 특징으로 HSG가 형성되는 것을 방지하기 위해 스토리지 노드(117a)의 상단부(125)에 식각 손상을 가하는 공정을 수행한다. 즉, 스토리지 노드(117a)의 상단부(125)가 노출되도록 제 1 절연막(112) 및 제 2 절연막 패턴(120a)의 상부를 건식 식각한다. 이때, 식각 공정은 스토리지 노드(117a)와 제 1 및 제 2 절연막(112, 120a)간의 식각 선택비가 높은 식각 공정으로 진행한다. 특히, 식각 공정시 식각 부산물로 폴리머를 다량 생성시키는 식각 기체를 사용하는 것이 바람직하다. 예컨대, 식각 기체로는 CF4또는 CHF3기체를 사용하고, 여기에 Ar 및 O2기체 등을 첨가할 수 있다. 그러면, 식각 공정시 노출되는 스토리지 노드(117a)의 상단부(123)가 식각 기체들로 인해 손상을 입게 될 뿐만 아니라 식각 부산물로 생성된 폴리머(125)가 노출된 상단부(125)의 측벽 및 상부면에 형성된다.
도 2h 및 도 2i를 참조하면, 제 1 절연막(112) 및 제 2 절연막 패턴(120a)을 제거하여 손상된 상단부(123)를 갖는 스토리지 노드(117a)를 노출시킨다. 스토리지 노드(117a)의 표면적을 증가시켜 커패시터의 정전 용량을 증가시키기 위하여 노출된 스토리지 노드(117a)의 표면에 HSG(128)를 형성한다. HSG(128)는 SiH4과 같은 반응 기체를 주입하여 스토리지 노드(117a)의 표면에 시드(seed)를 형성하는 시딩(seeding) 공정 및 시드 주위로 실리콘 입자들을 이동시켜 HSG(128)를 성장시키는 어닐링(annealing) 공정에 의해 형성한다. 이때, 스토리지 노드(117a)의 상단부는 폴리머(125)로 둘러싸여 있으므로, 시드 형성 및 실리콘 입자의 이동이 억제되어 HGS(128)가 형성되지 않는다. 즉, 실린더형 스토리지 노드(117a)의 바닥 및측벽에만 HSG가 형성된다. 이후, 연속 공정으로 HSG(128)가 형성된 스토리지 노드(117a)에 도전성 이온, 예를 들어 인(P) 이온을 도핑한다.
도 2j를 참조하면, HSG(128)가 형성된 스토리지 노드(117a)를 덮는 유전막(130) 및 플레이트 전극막(132)을 차례로 형성한다. 유전막(128)은 예를 들어, ONO막, NO막 및 탄탈륨 산화막 중 어느 하나로 형성하고, 플레이트 전극막(130)은 예를 들어, 도핑된 폴리실리콘막으로 형성한다.
도 3은 본 발명의 실시예에 의해 제조된 커패시터의 구조를 나타내는 단면도이다.
도 3을 참조하면, 반도체 기판(100) 상에 반도체 기판(100)의 소정 영역과 전기적으로 접속되는 실린더형의 스토리지 노드(117a)가 형성되어 있다. 스토리지 노드(117a)의 측벽 및 바닥에만 HSG(128)가 형성되어 있고, 스토리지 노드(117a)의 상단부에는 HSG(128)가 형성되어 있지 않다. HSG(128)가 형성된 스토리지 노드(117a)를 덮는 유전막(130) 및 플레이트 전극막(132)이 형성되어 있다. 이와 같은 구조에 의하면, 스토리지 노드(117a)의 상단부에 HSG(128)가 형성되어 있지 않으므로, HSG(128)가 후속 공정에서 스토리지 노드(117a)로부터 분리되는 것을 감소시킬 수 있다.
본 발명은 스토리지 노드의 상단부에 식각 손상을 주어 HSG의 성장을 억제함으로써, HSG가 스토리지 노드로부터 이탈되어 스토리지 노드간 단락을 유발하는 것을 방지할 수 있는 효과가 있다.

Claims (6)

  1. 반도체 기판 상에 제 1 절연막을 형성하는 단계;
    상기 제 1 절연막을 패터닝하여 상기 반도체 기판의 소정 영역을 노출시키는 스토리지 노드홀을 형성하는 단계;
    상기 스토리지 노드홀의 측벽 및 바닥에 실린더형의 스토리지 노드를 형성하는 단계;
    상기 스토리지 노드의 상단부에 손상을 가하는 단계;
    상기 제 1 절연막을 제거하여 상기 손상된 상단부를 갖는 스토리지 노드를 노출시키는 단계;
    상기 손상된 상단부를 제외한 상기 스토리지 노드의 바닥 및 측벽에 HSG(hemispherical grain)를 형성하는 단계; 및
    상기 HSG가 형성된 스토리지 노드를 덮는 유전막 및 플레이트 전극막을 차례로 형성하는 단계를 포함하는 것을 특징으로 하는 커패시터 제조 방법.
  2. 제 1 항에 있어서,
    상기 스토리지 노드를 형성하는 단계는,
    상기 스토리지 노드홀이 형성된 결과물 전면에 도전막을 형성하는 단계,
    상기 도전막 상에 상기 스토리지 노드홀을 채우는 제 2 절연막을 형성하는 단계; 및
    상기 제 2 절연막 및 상기 도전막을 평탄화 식각하여 상기 도전막을 분리하는 단계를 포함하고,
    상기 스토리지 노드의 상단부에 손상을 가하는 단계는,
    상기 제 1 및 제 2 절연막의 상부를 건식 식각하여 상기 스토리지 노드의 상단부를 노출시킴과 동시에 식각 손상을 가하는 단계를 포함하는 것을 특징으로 하는 커패시터 제조 방법.
  3. 제 2 항에 있어서,
    상기 제 1 절연막 및 제 2 절연막은 실리콘 산화막으로 형성하는 것을 특징으로 하는 커패시터 제조 방법.
  4. 제 2 항에 있어서,
    상기 건식 식각은 식각 부산물로 폴리머를 생성하는 식각 기체를 사용하는 것을 특징으로 하는 커패시터 제조 방법.
  5. 제 4 항에 있어서,
    상기 식각 기체는 CF4및 CHF3중 어느 하나를 사용하는 것을 특징으로 하는 커패시터 제조 방법.
  6. 반도체 기판;
    상기 반도체 기판의 소정 영역과 전기적으로 접속된 실린더형의 스토리지 노드;
    상기 스토리지 노드의 바닥 및 측벽에만 형성된 HSG(hemispherical grain);
    상기 HSG가 형성된 스토리지 노드를 덮는 유전막; 및
    상기 유전막 상에 형성된 플레이트 전극막을 포함하는 것을 특징으로 하는 커패시터.
KR1020000067475A 2000-11-14 2000-11-14 반도체 장치의 커패시터 제조 방법 및 그에 의해 제조된커패시터 KR20020037527A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020000067475A KR20020037527A (ko) 2000-11-14 2000-11-14 반도체 장치의 커패시터 제조 방법 및 그에 의해 제조된커패시터

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020000067475A KR20020037527A (ko) 2000-11-14 2000-11-14 반도체 장치의 커패시터 제조 방법 및 그에 의해 제조된커패시터

Publications (1)

Publication Number Publication Date
KR20020037527A true KR20020037527A (ko) 2002-05-22

Family

ID=19698889

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020000067475A KR20020037527A (ko) 2000-11-14 2000-11-14 반도체 장치의 커패시터 제조 방법 및 그에 의해 제조된커패시터

Country Status (1)

Country Link
KR (1) KR20020037527A (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20030093817A (ko) * 2002-06-05 2003-12-11 삼성전자주식회사 반도체 메모리 소자 및 그 제조방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20030093817A (ko) * 2002-06-05 2003-12-11 삼성전자주식회사 반도체 메모리 소자 및 그 제조방법

Similar Documents

Publication Publication Date Title
KR100270211B1 (ko) 디램 셀 커패시터 및 그의 제조 방법
KR100482366B1 (ko) 반도체 메모리 소자의 스토리지 캐패시터 제조방법
KR100317042B1 (ko) 반구형 알갱이 실리콘을 가지는 실린더형 커패시터 및 그 제조방법
KR100334577B1 (ko) 사진공정의 해상도를 능가하는 트렌치를 절연막내에 형성하는방법
US5710075A (en) Method to increase surface area of a storage node electrode, of an STC structure, for DRAM devices
KR100389926B1 (ko) 커패시터의 스토리지 전극을 포함하는 반도체 장치 제조방법
US6211008B1 (en) Method for forming high-density high-capacity capacitor
US7109543B2 (en) Semiconductor device having trench capacitor and method for fabricating the same
CN110459507B (zh) 一种半导体存储装置的形成方法
KR20020037527A (ko) 반도체 장치의 커패시터 제조 방법 및 그에 의해 제조된커패시터
KR20020066569A (ko) 반도체 장치의 저장 노드 형성 방법
US6238970B1 (en) Method for fabricating a DRAM cell capacitor including etching upper conductive layer with etching byproduct forming an etch barrier on the conductive pattern
KR100537204B1 (ko) 반도체 소자의 캐패시터 제조방법
US6235576B1 (en) Method for manufacturing a cylindrical capacitor
KR100226481B1 (ko) 커패시터의 제조방법
US20020192924A1 (en) Methods of forming integrated circuit capacitors having U-shaped electrodes and capacitors formed thereby
KR100532980B1 (ko) 커패시터 형성방법
US6867095B2 (en) Method for the fabrication of a semiconductor device utilizing simultaneous formation of contact plugs
KR100286336B1 (ko) 커패시터제조방법
KR930008073B1 (ko) 반도체 메모리장치의 커패시터 제조방법
KR100235895B1 (ko) 캐패시터의 전하저장전극 형성방법
KR100376865B1 (ko) 반도체장치의 캐패시터 및 그 제조방법
KR100631938B1 (ko) 커패시터 제조방법
KR100255162B1 (ko) 캐패시터의 전하저장전극 형성방법
KR19990085760A (ko) 캐패시터 제조방법

Legal Events

Date Code Title Description
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid