KR19990085760A - 캐패시터 제조방법 - Google Patents

Abstract

본 발명은 캐패시터 제조방법에 관한 것으로, 종래 캐패시터 제조방법은 반구형 그레인이 캐패시터 하부전극 이외의 영역에 잔존하여 각 하부전극이 전기적으로 연결됨으로써 수율이 감소하는 문제점이 있었다. 이와 같은 문제점을 감안한 본 발명은 반도체 소자가 형성된 기판의 상부에 평탄화막을 증착하고, 그 평탄화막에 형성한 콘택홀을 통해 상기 반도체 소자의 특정영역에 접속되는 플러그를 형성하는 플러그 형성단계와; 상기 플러그와 평탄화막이 상부에 산화막, 질화막, 산화막을 순차적으로 증착한 후, 그 산화막, 질화막, 산화막 적층구조에 콘택홀을 형성하여 상기 플러그의 상부를 노출시키는 절연단계와; 상기 형성한 콘택홀의 측면부에 질화막 측벽을 형성하고, 상기 측벽의 사이에 노출된 플러그와 상기 산화막, 질화막, 산화막 적층구조의 상부에 다결정실리콘을 증착하고, 상기 다결정실리콘을 패터닝하여 하부전극을 형성하는 하부전극 형성단계와; 상기 하부전극의 측면에 증착된 산화막의 상부일부를 식각하는 선택적 식각단계와; 상기 하부전극의 상부에 반구형 그레인을 형성하고, 상기 잔존하는 산화막을 제거하여 그 하부의 질화막을 노출시키는 반구형 그레인 형성단계를 포함하여 캐패시터 하부전극 이외의 영역에 형성되는 반구형 그레인을 모두 제거함으로써, 각 하부전극이 전기적으로 연결되는 것을 방지하여 수율을 향상시키는 효과가 있다.

Description

캐패시터 제조방법

본 발명은 캐패시터 제조방법에 관한 것으로, 특히 캐패시터의 정전용량을 증가시키기 위해 사용하는 반구형 그레인 제조단계에서 부분식각을 이용하여 각 캐패시터 하부전극이 전기적으로 연결되는 것을 방지하는데 적당하도록 한 캐패시터 제조방법에 관한 것이다.

일반적으로, 캐패시터는 그 하부전극과 상부전극의 표면적과 유전체의 두께에 따라 그 정전용량이 결정된다. 반도체 소자의 집적도가 향상되면서 소자의 크기가 작아지게 됨에 따라 캐패시터의 정전용량도 줄어들게 되나, 메모리에 사용되는 캐패시터는 일정한 크기 이상의 값을 유지해야 하며, 이를 위해서는 적은 면적 내에서 큰 표면적을 갖는 하부전극을 형성하는 방법이 요구된다. 이와 같이 캐패시터의 표면적을 증가시키기 위한 방법 중 하나는 캐패시터 하부전극을 형성한 후, 그 하부전극의 표면에 반구형 그레인(hemi spherical grain,HSG)을 형성하는 방법이 사용되고 있으며, 이와 같은 캐패시터 제조방법을 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.

도1a 내지 도1f는 종래 캐패시터 제조공정 수순단면도로서, 이에 도시한 바와 같이 특정 반도체 소자가 형성된 기판(1)의 상부에 절연막(2)을 증착하고, 그 절연막(2)에 콘택홀을 형성하여 반도체 소자의 특정 영역을 노출시킨 다음, 그 콘택홀에 플러그(3)를 형성한 후, 그 절연막(2)과 플러그(3)의 상부전면에 산화막(4), 질화막(5), 산화막(6), 다결정실리콘(7)을 순차적으로 증착하고, 그 다결정실리콘(7)을 패터닝하여 상기 플러그(3)의 상부면의 산화막(6)을 노출시킨 다음, 패터닝된 다결정실리콘(7)의 측면에 측벽(8)을 형성하는 단계(도1a)와; 상기 다결정실리콘(7)과 측벽(8)을 식각마스크로 하는 식각공정으로, 상기 산화막(6), 질화막(5), 산화막(4)을 식각하여 상기 플러그(3)의 상부를 노출시키는 단계(도1b)와; 상기 플러그(3)와 다결정실리콘(7)의 상부전면에 다결정실리콘(9)을 증착하고 그 다결정실리콘(9)의 상부에 산화막(10)을 증착한 후, 사진식각공정을 통해 산화막(10)을 패터닝하고, 그 패터닝된 산화막(10)을 식각마스크로 하는 식각공정으로, 상기 다결정실리콘(9)을 식각하여 플러그(3)에 접속되는 캐패시터 하부전극을 형성하는 단계(도1c)와; 상기 산화막(6)을 선택적으로 식각하여 상기 질화막(5)의 상부전면을 노출시키는 단계(도2d)와; 상기 산화막(10)을 제거하고, 캐패시터 하부전극인 다결정실리콘(9)의 전면에 반구형 그레인(11)을 형성하는 단계(도1e)와; 상기 노출된 질화막(5)의 상부에 형성된 원하지 않는 반구형 그레인(11)을 제거하는 단계(도1f)로 구성되며, 이후의 공정에서는 상기 반구형 그레인(11)을 포함하는 캐패시터 하부전극의 상부에 유전막과 다결정실리콘을 순차적으로 증착하는 단계로 캐패시터 제조를 완료하게 된다.

이하, 상기와 같은 종래 캐패시터 제조방법을 좀 더 상세히 설명한다.

먼저, 도1a에 도시한 바와 같이 기판(1)의 상부에 모스 트랜지스터 등의 특정 반도체 소자를 형성하고, 그 특정 반도체 소자가 형성된 기판(1)의 상부전면에 절연막(2)을 증착하고, 평탄화 한다.

그 다음, 사진식각공정을 통해 상기 절연막(2)에 콘택홀을 형성하여 상기 기판(1)에 제조한 반도체 소자의 특정 영역을 노출시킨 다음, 그 콘택홀에 다결정실리콘을 증착하여 플러그(3)를 형성한다.

그 다음, 상기 절연막(2)과 플러그(3)의 상부전면에 산화막(4), 질화막(5), 산화막(6), 다결정실리콘(7)을 순차적으로 증착하고, 사진식각공정을 통해 상기 다결정실리콘(7)을 패터닝하여 상기 플러그(3)의 상부면에 위치하는 산화막(6)의 일부를 노출시킨다.

그 다음, 상기 패터닝된 다결정실리콘(7)의 측면에 측벽(8)을 형성한다.

그 다음, 도1b에 도시한 바와 같이 상기 다결정실리콘(7)과 측벽(8)을 식각마스크로 하는 식각공정으로, 상기 산화막(6), 질화막(5), 산화막(4)의 일부를 식각하여 상기 플러그(3)의 상부를 노출시킨다.

그 다음, 도1c에 도시한 바와 같이 상기 플러그(3)와 다결정실리콘(7)의 상부전면에 다결정실리콘(9)을 증착하고 그 다결정실리콘(9)의 상부에 산화막(10)을 증착한 후, 사진식각공정을 통해 산화막(10)을 패터닝하고, 그 패터닝된 산화막(10)을 식각마스크로 하는 식각공정으로, 상기 다결정실리콘(9)을 식각하여 플러그(3)에 접속되는 캐패시터 하부전극을 형성한다.

그 다음, 도1d에 도시한 바와 같이 상기 산화막(6)을 선택적으로 식각하여 상기 질화막(5)의 상부전면을 노출시킨다.

그 다음, 도1e에 도시한 바와 같이 상기 산화막(10)을 제거하고, 캐패시터 하부전극인 다결정실리콘(9)의 전면에 반구형 그레인(11)을 형성한다. 이때 형성되는 반구형 그레인(11)에 의해 캐패시터 하부전극의 표면적은 증가하게 되며, 이와 같은 과정에서 상기 노출된 질화막(5)의 상부에도 반구형 그레인(11)이 형성되며, 이는 상기 캐패시터 하부전극간을 전기적으로 연결시키게 된다.

그 다음, 도1f에 도시한 바와 같이 상기 질화막(5)에 형성된 반구형 그레인(11)을 제거하며, 상기 반구형 그레인(11)을 포함하는 캐패시터 하부전극의 상부에 유전물질을 증착하고, 그 유전물질의 상부전면에 캐패시터 상부전극인 다결정실리콘을 증착하여 캐패시터 제조를 완료하게 된다.

그러나, 상기한 바와 같이 종래 캐패시터 제조방법은 반구형 그레인을 캐패시터 하부전극의 상부에 형성하는 과정에서 그 하부의 질화막 상부에도 형성되며, 이는 제거가 용이하지 않아 캐패시터를 제조한 후에 각 캐패시터 하부전극이 전기적으로 연결되어 사용할 수 없어 수율이 낮은 문제점이 있었다.

이와 같은 문제점을 감안한 본 발명은 반구형 그레인을 캐패시터의 하부전극에만 선택적으로 형성할 수 있는 캐패시터 제조방법을 제공함에 그 목적이 있다.

도1a 내지 도1f는 종래 캐패시터의 제조공정 수순단면도.

도2a 내지 도2f는 본 발명 캐패시터의 제조공정 수순단면도.

***도면의 주요 부분에 대한 부호의 설명***

1:기판 2:절연막

3:플러그 4,6,9:산화막

5:질화막 7:질화막 측벽

8:다결정실리콘 10:반구형 그레인

상기와 같은 목적은 반도체 소자가 형성된 기판의 상부에 평탄화막을 증착하고, 그 평탄화막에 형성한 콘택홀을 통해 상기 반도체 소자의 특정영역에 접속되는 플러그를 형성하는 플러그 형성단계와; 상기 플러그와 평탄화막이 상부에 산화막, 질화막, 산화막을 순차적으로 증착한 후, 그 산화막, 질화막, 산화막 적층구조에 콘택홀을 형성하여 상기 플러그의 상부를 노출시키는 절연단계와; 상기 형성한 콘택홀의 측면부에 질화막 측벽을 형성하고, 상기 측벽의 사이에 노출된 플러그와 상기 산화막, 질화막, 산화막 적층구조의 상부에 다결정실리콘을 증착하고, 상기 다결정실리콘을 패터닝하여 하부전극을 형성하는 하부전극 형성단계와; 상기 하부전극의 측면에 증착된 산화막의 상부일부를 식각하는 선택적 식각단계와; 상기 하부전극의 상부에 반구형 그레인을 형성하고, 상기 잔존하는 산화막을 제거하여 그 하부의 질화막을 노출시키는 반구형 그레인 형성단계를 포함하여 캐패시터의 하부전극 이외의 영역에 형성되는 반구형 그레인을 완전히 제거함으로써 달성되는 것으로, 이와 같은 본 발명을 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.

도2a 내지 도2f는 본 발명 캐패시터 제조공정 수순단면도로서, 이에 도시한 바와 같이 특정 반도체 소자가 제조된 기판(1)의 상부에 절연막(2)을 증착하고, 그 절연막(2)에 콘택홀을 형성하여 상기 반도체 소자의 특정 영역을 노출시킨 다음, 상기 콘택홀에 플러그(3)를 형성한 후, 그 플러그(3)와 절연막(2)의 상부에 산화막(4), 질화막(5), 산화막(6)을 순차적으로 증착하는 단계(도2a)와; 상기 산화막(4), 질화막(5), 산화막(6) 적층구조에 콘택홀을 형성하여 상기 플러그(3)의 상부를 노출시키는 단계(도2b)와; 상기 플러그(3)의 상부 주변부의 상부와 상기 산화막(4), 질화막(5), 산화막(6) 적층구조의 측면부에 질화막 측벽(7)을 형성하는 단계(도2c)와; 상기 질화막 측벽(7)의 사이에 노출된 플러그(3)와 상기 산화막(6)의 상부전면에 다결정실리콘(8)을 증착하고, 그 다결정실리콘(8)의 상부에 산화막(9)을 증착한 후, 산화막(9)을 패터닝한 다음 그 패턴이 형성된 산화막(9)을 식각 마스크로 하는 식각공정으로 상기 다결정실리콘(8)과 상기 산화막(6)의 상부일부를 식각하여 캐패시터 하부전극을 형성하는 단계(도2d)와; 상기 산화막(9)을 제거한 후, 캐패시터 하부전극의 전면에 반구형 그레인(10)을 형성하는 단계(도2e)와; 상기 잔존하는 산화막(6)을 제거하여 질화막(5)을 노출시키는 단계(도2f)를 포함하여 구성된다.

이하, 상기와 같이 구성된 본 발명 캐패시터 제조방법을 좀 더 상세히 설명한다.

먼저, 도2a에 도시한 바와 같이 반도체 기판(1)에 모스 트랜지스터 등이 특정 반도체 소자를 제고하고, 그 기판(1)의 상부에 절연막(2)을 증착한 다음 평탄화 한다.

그 다음, 사진식각공정을 통해 상기 절연막(2)에 콘택홀을 형성하여 상기 반도체 소자의 특정 영역을 노출시킨다. 그리고, 다결정실리콘을 상기 콘택홀에 증착하여 플러그(3)를 형성한 후, 그 플러그(3)와 절연막(2)의 상부에 산화막(4), 질화막(5), 산화막(6)을 순차적으로 증착한다.

그 다음, 도2b에 도시한 바와 같이 상기 산화막(4), 질화막(5), 산화막(6) 적층구조에 콘택홀을 형성하여 상기 플러그(3)의 상부를 노출시킨다.

그 다음, 도2c에 도시한 바와 같이 상기 형성한 콘택홀에 의해 노출된 플러그(3)와 산화막(6)의 상부전면에 질화막을 증착하고, 그 질화막을 건식식각하여 상기 플러그(3)의 상부 주변부의 상부와 상기 산화막(4), 질화막(5), 산화막(6) 적층구조의 측면부에 질화막 측벽(7)을 형성한다.

그 다음, 도2d에 도시한 바와 같이 상기 질화막 측벽(7)의 사이에 노출된 플러그(3)와 상기 산화막(6)의 상부전면에 다결정실리콘(8)을 증착하고, 그 다결정실리콘(8)의 상부에 산화막(9)을 증착한 후, 사진식각공정을 통해 산화막(9)을 패터닝한 다음 그 패턴이 형성된 산화막(9)을 식각 마스크로 하는 식각공정으로 상기 다결정실리콘(8)과 상기 산화막(6)의 상부일부를 식각하여 캐패시터 하부전극을 형성한다.

그 다음, 도2e에 도시한 바와 같이 상기 산화막(9)을 제거한 후, 캐패시터 하부전극의 전면에 반구형 그레인(10)을 형성한다. 이때, 반구형 그레인(10)은 캐패시터 하부전극인 다결정실리콘(8)의 하부에 위치하는 산화막(6)의 상부에도 형성되나, 그 성장속도가 매우 작아 부분적으로 형성되거나 거의 형성되지 않게 된다.

그 다음, 도2f에 도시한 바와 같이 상기 잔존하는 산화막(6)을 제거하여 질화막(5)을 노출시킨다.

이와 같은 과정으로, 상기 반구형 그레인(10)은 각 캐패시터의 하부전극의 전면에만 형성되며, 이에 따라 반구형 그레인(10)에 의해 각 캐패시터의 하부전극이 전기적으로 연결되는 일을 방지할 수 있게 된다.

그 다음, 상기와 같이 반구형 그레인(10)을 포함하는 캐패시터 하부전극의 상부에 유전물질과 다결정실리콘을 순차적으로 증착하여 캐패시터를 제조하게 된다.

상기한 바와 같이 본 발명은 다결정실리콘인 하부전극에 반구형 그레인을 형성하는 과정에서, 그 하부전극의 측면 하부에 산화막을 잔존시켜 하부전극 이외의 영역에 반구형 그레인이 형성되는 것을 억제하고, 상기 산화막을 제거함으로써 반구형 하부전극 이외의 영역에서 상기 반구형 그레인을 완전히 제거함으로써, 반구형 그레인에 의해 각 캐패시터의 하부전극이 전기적으로 연결되는 것을 방지하여 반도체 소자의 수율을 향상시키는 효과가 있다.

Claims (1)

1. 반도체 소자가 형성된 기판의 상부에 평탄화막을 증착하고, 그 평탄화막에 형성한 콘택홀을 통해 상기 반도체 소자의 특정영역에 접속되는 플러그를 형성하는 플러그 형성단계와; 상기 플러그와 평탄화막이 상부에 산화막, 질화막, 산화막을 순차적으로 증착한 후, 그 산화막, 질화막, 산화막 적층구조에 콘택홀을 형성하여 상기 플러그의 상부를 노출시키는 절연단계와; 상기 형성한 콘택홀의 측면부에 질화막 측벽을 형성하고, 상기 측벽의 사이에 노출된 플러그와 상기 산화막, 질화막, 산화막 적층구조의 상부에 다결정실리콘을 증착하고, 상기 다결정실리콘을 패터닝하여 하부전극을 형성하는 하부전극 형성단계와; 상기 하부전극의 측면에 증착된 산화막의 상부일부를 식각하는 선택적 식각단계와; 상기 하부전극의 상부에 반구형 그레인을 형성하고, 상기 잔존하는 산화막을 제거하여 그 하부의 질화막을 노출시키는 반구형 그레인 형성단계를 포함하여 된 것을 특징으로 하는 캐패시터 제조방법.