KR100631938B1 - 커패시터 제조방법 - Google Patents

Abstract

본 발명은 커패시터 제조방법에 관한 것으로, 종래 커패시터 제조방법은 커패시터의 하부전극을 기판에 대하여 수평인 영역과 수직인 영역의 결합으로 형성함으로써, 커패시터의 용량을 증가시켰으나, 반도체 장치의 고집적화가 심화될 수록 커패시터의 크기 또한 작아지게 되어, 커패시터의 용량의 확보가 용이하지 않은 문제점이 있었다. 이와 같은 문제점을 감안한 본 발명은 산화막 패턴을 형성하여 커패시터의 수평영역 및 수직영역을 동시에 형성하며, 그 수직영역의 내측에 도전성 측벽을 형성하는 단계를 포함하여 커패시터의 표면적을 증가시켜, 전체 면적의 증가 없이 커패시터의 용량을 증가시키는 효과가 있으며, 플러그와 커패시터의 연결을 도전성 측벽을 사용하여 연결함으로써, 공정이 단순화되는 효과가 있다.

Description

커패시터 제조방법{MANUFACTURING METHOD FOR CAPACITOR}

도1a 내지 도1e는 종래 커패시터의 제조공정 수순단면도.

도2a 내지 도2j는 본 발명 커패시터의 제조공정 수순단면도.

*도면의 주요 부분에 대한 부호의 설명*

20:기판반도체 21:절연막

22:플러그 23,25,27,31:산화막

24:질화막 26,28,29,30:전도체

32:유전체 33:상부전극

본 발명은 커패시터 제조방법에 관한 것으로, 특히 전도층 측벽을 사용하여 커패시터의 용량을 증가시킬 수 있는 커패시터 제조방법에 관한 것이다.

도1a 내지 도1e는 종래 커패시터 제조공정 수순단면도로서, 이에 도시한 바와 같이 기판(1)에 반도체 소자를 제조하고, 그 반도체 소자가 형성된 기판(1)의 상부에 상기 반도체 소자의 특정영역에 접하는 플러그(2)와; 그 플러그(2)를 절연하는 절연막(3)을 형성하는 단계(도1a)와; 상기 구조의 상부전면에 산화막(4), 질화막(5), 산화막(6)을 순차적으로 증착하고, 사진식각공정을 통해 상기 산화막(6), 질화막(5), 산화막(4) 및 절연막(3)에 콘택홀을 형성하여, 상기 플러그(2)의 상부일부를 노출시킨 후, 다결정실리콘을 증착하고 평탄화하여 상기 콘택홀 내에서 상기 플러그(2)에 접하는 커패시터 노드(7)를 형성하는 단계(도1b)와; 상기 구조의 상부전면에 다결정실리콘과 절연막을 순차적으로 증착하고, 사진식각공정을 통해 패터닝하여 상기 커패시터 노드(7)에 접하는 커패시터 하부전극의 수평영역(8)을 형성함과 아울러 그 수평영역(8)의 상부에 절연막(9) 패턴을 형성하는 단계(도1c)와; 상기 구조의 상부전면에 다결정실리콘을 증착하고, 그 증착된 다결정실리콘을 건식식각하여 상기 절연막(9) 패턴과 수평영역(8)의 측면에 측벽을 형성하여 커패시터 하부전극의 수직영역(10)을 형성하는 단계(도1d)와; 상기 절연막(9)을 모두 제거하고, 상기 산화막(6)을 모두 제거한후, 상기 커패시터 하부전극을 구성하고 수평영역(8)과 수직영역(10)의 상부전면에 유전막(11)을 형성한 다음, 상기 구조의 상부전면에 다결정실리콘을 증착하여 커패시터 상부전극(12)을 형성하는 단계(도1e)로 구성된다.

이하, 상기와 같이 구성된 종래 커패시터 제조방법을 좀 더 상세히 설명한다.

먼저, 도1a에 도시한 바와 같이 기판(1)에 모스 트랜지스터 등의 반도체 소자를 제조하고, 그 반도체 소자가 형성된 기판(1)의 상부전면에 절연막(3)을 증착한다.

그 다음, 사진식각공정을 통해 상기 절연막(3)에 콘택홀을 형성하여 상기 반도체 소자의 특정영역을 노출시킨 후, 그 구조의 상부전면에 도전성물질을 증착하고, 증착된 도전성 물질을 평탄화하여 상기 노출된 반도체 소자의 특정영역에 접하는 플러그(2)를 형성한다.

그 다음, 도1b에 도시한 바와 같이 상기 구조의 상부전면에 산화막(4), 질화막(5), 산화막(6)을 순차적으로 증착한 후, 사진식각공정을 통해 상기 산화막(6), 질화막(5), 산화막(4) 및 절연막(3)에 콘택홀을 형성하여, 상기 플러그(2)의 상부일부를 노출시킨다.

그 다음, 상기 구조의 상부전면에 다결정실리콘을 증착하고, 증착된 다결정실리콘을 평탄화하여 상기 콘택홀 내에서 상기 플러그(2)에 접하는 커패시터 노드(7)를 형성한다.

그 다음, 도1c에 도시한 바와 같이 상기 구조의 상부전면에 다결정실리콘과 절연막을 순차적으로 증착하고, 사진식각공정을 통해 패터닝하여 상기 커패시터 노드(7)에 접하는 커패시터 하부전극의 수평영역(8)을 형성함과 아울러 그 수평영역(8)의 상부에 절연막(9) 패턴을 형성한다.

그 다음, 도1d에 도시한 바와 같이 상기 구조의 상부전면에 다결정실리콘을 증착하고, 그 증착된 다결정실리콘을 건식식각하여 상기 절연막(9) 패턴과 수평영역(8)의 측면에 측벽을 형성하여 커패시터 하부전극의 수직영역(10)을 형성한다.

이때, 커패시터의 용량은 그 커패시터의 하부전극의 표면적에 비례하기 때문에 그 용량을 증가시키기 위해서는 수직영역(10)을 더 높게 형성하고, 수평영역(8)을 더 넓게 형성하여야 하나, 수직영역(10)의 경우 일정한 높이 이상 높아지면 공정이 이루어지지 않으며, 수평영역(8)을 넓게 형성하는 경우 집적도가 저하되는 문제점이 있다.

그 다음, 도1e에 도시한 바와 같이 상기 절연막(9)과 산화막(6)을 모두 제거하여 커패시터의 하부전극인 수평영역(8)과 수직영역(10)을 모두 노출시킨다.

그 다음, 상기 구조의 상부전면에 유전막(11)을 형성한 다음, 그 유전막(11)과 질화막(5)의 상부전면에 다결정실리콘을 증착하여 커패시터 상부전극(12)을 형성하여 커패시터를 제조하게 된다.

상기한 바와 같이 종래 커패시터 제조방법은 커패시터의 하부전극을 기판에 대하여 수평인 영역과 수직인 영역의 결합으로 형성함으로써, 커패시터의 용량을 증가시켰으나, 반도체 장치의 고집적화가 심화될 수록 커패시터의 크기 또한 작아 지게 되어, 커패시터의 용량의 확보가 용이하지 않은 문제점이 있었다.

이와 같은 본 발명은 집적화가 용이하면서도, 커패시터 하부전극의 표면적을 증가시킬 수 있는 커패시터 제조방법을 제공함에 그 목적이 있다.

상기와 같은 목적은 커패시터 하부전극의 수직영역 측면에 도전성 측벽을 형성함으로써 달성되는 것으로, 이와 같은 본 발명을 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.

도2a 내지 도2j는 본 발명 커패시터의 제조공정 수순단면도로서, 이에 도시한 바와 같이 반도체 소자가 형성된 기판(20)의 상부에 절연막(21)을 증착하고, 그 절연막(21)에 형성된 콘택홀 내에서 상기 반도체 소자의 특정영역에 접속되는 플러그(22)를 형성한 후, 그 플러그(22)와 절연막(21)의 상부전면에 산화막(23)과 질화막(24)을 순차적으로 하고, 커패시터 하부전극의 높이에 해당하는 두께의 산화막(25)을 증착한 다음, 사진식각 공정을 통해 상기 플러그(22)의 상부측에 위치하는 소정면적의 산화막(25)의 상부일부를 제거하는 단계(도2a)와; 상기 구조의 상부전면에 제1전도체(26)를 증착하는 단계(도2b)와; 상기 구조의 상부전면에 산화막(27)을 증착하고, 상기 산화막(27)을 평탄화 후 과도 식각하여 상기 산화막(25)의 식각되지 않은 상부영역보다 낮은 위치에 상부면이 위치하도록 하고, 그 구조의 상부전면에 제2전도체(28)를 증착하고, 건식식각하여 상기 산화막(25)의 식각영역 측면에 위치하는 제1전도체(26)의 측면에 제2전도체(28) 측벽을 형성하는 단계(도2c)와; 상기 제1전도체(26) 및 제2전도체(28)을 식각마스크로 사용하는 식 각공정으로 상기 산화막(27),(25)과 질화막(24) 및 산화막(23)에 콘택홀을 형성하여 상기 플러그(22)의 상부일부를 노출시키는 단계(도2d)와; 상기 구조의 상부전면에 제3전도체(29)를 증착하고 건식식각하여 상기 산화막(25)의 식각영역 중앙하부에 위치하는 제1전도체(26)와 플러그(22)를 전기적으로 연결하는 제3전도체(29) 측벽을 형성하는 단계(도2e)와; 상기 잔존하는 산화막(27)을 모두 제거하는 단계(도2f)와; 상기 구조의 상부전면에 제4전도체(30)를 증착하고, 그 상부에 상부면이 평탄한 산화막(31)을 증착하는 단계(도2g)와; 상기 산화막(31)의 상부로 부터 평탄화를 실시하여 상기 산화막(25)이 노출되도록 평탄화하는 단계(도2h)와; 상기 잔존하는 산화막(31)과 노출된 산화막(25)을 모두 제거하는 단계(도2i)와; 상기 제1, 제3 및 제4전도체(26,29,30)의 상부에 유전체(32)를 형성하고, 상기 구조의 상부전면에 다결정실리콘을 증착하여 커패시터 상부전극(33)을 형성하는 단계(도2j)로 구성된다.

이하, 상기와 같이 구성된 본 발명 커패시터 제조방법을 좀 더 상세히 설명한다.

먼저, 기판(20)에 반도체 소자를 제조한 후, 상기 반도체 소자가 형성된 기판(20)의 상부에 절연막(21)을 증착한다.

그 다음, 사진식각공정을 통해 상기 절연막(21)에 콘택홀을 형성하여, 상기 반도체 소자의 특정영역을 노출시키고, 그 구조의 상부전면에 도전물질을 증착하고 평탄화하여, 상기 콘택홀 내에서 반도체 소자의 특정영역에 접속되는 플러그(22)를 형성한다.

그 다음, 상기 플러그(22)와 절연막(21)의 상부전면에 산화막(23)과 질화막(24)을 순차적으로 증착하고, 커패시터 하부전극의 높이에 해당하는 두께의 산화막(25)을 증착한다.

그 다음, 사진식각 공정을 통해 상기 플러그(22)의 상부측에 위치하는 소정면적의 산화막(25)의 상부일부를 제거한다.

이때, 상기 상기 산화막(25)이 제거되는 영역이 커패시터의 하부전극이 형성될 위치이며, 그 크기에 따라 커패시터 용량이 일부 결정된다.

그 다음, 도2b에 도시한 바와 같이 상기 구조의 상부전면에 제1전도체(26)를 증착한다. 이때의 제1전도체(26)는 다결정실리콘이며, 상기 산화막(25)의 식각영역의 수직인 부분에도 끊어짐 없이 증착해야 한다.

그 다음, 도2c에 도시한 바와 같이 상기 구조의 상부전면에 산화막(27)을 증착한다.

그 다음, 상기 증착된 산화막(27)을 화학적 기계적 연마 방법으로 평탄화하여, 상기 산화막(25)의 식각되지 않은 영역의 상부에 위치하는 제1전도체(26)를 노출시킨다.

그 다음, 상기 산화막(25)의 식각영역에만 잔존하는 산화막(27)의 상부를 소정의 두께로 식각하여 상기 산화막(25)의 식각되지 않은 상부영역보다 낮은 위치에 산화막(27)의 상부면이 위치하도록 한다.

그 다음, 상기 구조의 상부전면에 제2전도체(28)를 증착하고, 건식식각하여 상기 산화막(25)의 식각영역 측면에 위치하는 제1전도체(26)의 측면에 제2전도체(28) 측벽을 형성하여, 커패시터 하부전극의 표면적을 증가시킨다.

그 다음, 도2d에 도시한 바와 같이 상기 제1전도체(26) 및 제2전도체(28)를 식각마스크로 사용하는 식각공정으로 상기 산화막(27),(25)과 질화막(24) 및 산화막(23)에 콘택홀을 형성하여 상기 플러그(22)의 상부일부를 노출시킨다.

그 다음, 도2e에 도시한 바와 같이 상기 구조의 상부전면에 제3전도체(29)를 증착하고 건식식각하여 상기 산화막(25)의 식각영역 중앙하부에 위치하는 제1전도체(26)와 플러그(22)를 전기적으로 연결하는 제3전도체(29) 측벽을 형성한다.

이와 같이 플러그(22)와 커패시터 하부전극을 연결하는 구조를 도전성 측벽을 이용하여 형성하기 때문에 종래와 같이 커패시터 노드를 형성하기 위해 공정이 복잡한 화학적 기계적 연마공정을 사용하지 않아도 되어, 공정이 용이해 진다.

그 다음, 도2f에 도시한 바와 같이 상기 잔존하는 산화막(27)을 모두 제거한다.

그 다음, 도2g에 도시한 바와 같이 상기 구조의 상부전면에 제4전도체(30)를 증착하고, 그 상부에 상부면이 평탄한 산화막(31)을 증착한다.

그 다음, 도2h에 도시한 바와 같이 상기 산화막(31)의 상부로 부터 평탄화를 실시하여 상기 산화막(25)이 노출되도록 평탄화한다.

그 다음, 도2i에 도시한 바와 같이 잔존하는 산화막(31)과 노출된 산화막(25)을 모두 식각하여 제거한다.

그 다음, 도2j에 도시한 바와 같이 상기 제1, 제3 및 제4전도체(26,29,30)의 상부에 유전체(32)를 형성하고, 상기 구조의 상부전면에 다결정실리콘을 증착하여 커패시터 상부전극(33)을 형성하여 커패시터의 제조를 완료하게 된다.

상기한 바와 같이 본 발명은 커패시터 하부전극의 수직영역 내측면에 도전성 측벽을 형성하여 커패시터의 표면적을 증가시켜, 전체 면적의 증가 없이 커패시터의 용량을 증가시키는 효과가 있으며, 플러그와 커패시터의 연결을 도전성 측벽을 사용하여 연결함으로써, 공정이 단순화되는 효과가 있다.

Claims (1)

1. 반도체 소자가 형성된 기판의 상부에 절연막과 상기 반도체 소자의 특정영역에 접속되는 플러그를 형성한 후, 그 플러그와 절연막의 상부전면에 제1산화막과 질화막을 순차적으로 하고, 커패시터 하부전극의 높이에 해당하는 두께의 제2산화막을 증착한 다음, 사진식각 공정을 통해 상기 플러그의 상부측에 위치하는 소정면적의 제2산화막의 상부일부를 제거하는 단계와; 상기 구조의 상부전면에 제1전도체를 증착하는 단계와; 상기 구조의 상부전면에 제3산화막을 증착하고, 상기 제3산화막을 평탄화 후 과도 식각하여 상기 제2산화막의 식각되지 않은 상부영역보다 낮은 위치에 상부면이 위치하도록 하고, 그 구조의 상부전면에 제2전도체를 증착하고, 건식식각하여 상기 제2산화막의 식각영역 측면에 위치하는 제1전도체의 측면에 제2전도체 측벽을 형성하는 단계와; 상기 제1전도체 및 제2전도체를 식각마스크로 사용하는 식각공정으로 상기 제2 및 제3산화막과 질화막 및 제1산화막에 콘택홀을 형성하여 상기 플러그의 상부일부를 노출시키는 단계와; 상기 구조의 상부전면에 제3전도체를 증착하고 건식식각하여 상기 산화막의 식각영역 중앙하부에 위치하는 제1전도체와 플러그를 연결하는 제3전도체 측벽을 형성하는 단계와; 상기 잔존하는 제3산화막을 모두 제거하는 단계와; 상기 구조의 상부전면에 제4전도체를 증착하고, 그 상부에 상부면이 평탄한 제4산화막을 증착하는 단계와; 상기 제4산화막의 상부로 부터 평탄화를 실시하여 상기 제2산화막이 노출되도록 평탄화하는 단계와; 상기 잔존하는 제4산화막과 노출된 제3산화막을 모두 제거하는 단계와; 상기 제1, 제3 및 제4전도체의 상부에 유전체를 형성하고, 상기 구조의 상부전면에 다결정실리콘을 증착하여 커패시터 상부전극을 형성하는 단계로 이루어진 것을 특징으로 하는 커패시터 제조방법.

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