KR0170337B1 - 반도체장치의 커패시터 및 그 제조방법 - Google Patents
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Abstract
HSG(Hemi-Spherical Grain) 폴리실리콘막(이하, HSG막이라 칭함)을 이용한 반도체 장치의 커패시터 및 그 제조방법에 관하여 개시한다. 본 발명은 스토리지 전극, 유전체막 및 플레이트 전극으로 구성되는 반도체장치의 커패시터에 있어서, 상기 스토리지 전극은 기판에 접속되는 제1도전막 패턴과, 상기 제1도전막 패턴 상에 형성되고 그 양측에 언더컷을 갖는 식각저지막을 사이에 두고 형성된 제2도전막 패턴과, 상기 언더컷에 매몰된 제3도전막 패턴과, 상기 제2도전막 패턴의 표면에 형성된 HSG막으로 구성된다. 상기 식각저지막은 산화막, 질화막 및 알루미나막 중에서 선택된 어느 하나로 구성한다. 본 발명에 의하면, HSG막을 사용하여 스토리지 전극을 형성하는 공정상에서 발생하는 파티클을 억제할 수 있다.
Description
제1a도 내지 제1e도는 종래 기술에 의한 HSG폴리실리콘막을 이용한 반도체장치의 커패시터 제조방법을 설명하기 위하여 도시한 단면도이고,
제2a도 내지 제2f도는 본 발명에 의한 HSG폴리실리콘막을 이용한 반도체장치의 커패시터 제조방법을 설명하기 위하여 도시한 단면도이다.
* 도면의 주요부분에 대한 부호의 설명
49a : 제1폴리실리콘막 57a : 식각저지막
59a : 제2폴리실리콘막 61a : 제3폴리실리콘막
51a : 제1HSG막 63a : 제2HSG막
본 발명은 반도체장치의 커패시터 및 그 제조방법에 관한 것으로, 특히 HSG(Hemi-Spherical Grain) 폴리실리콘막(이하, HSG막이라 칭함)을 이용한 반도체 장치의 커패시터 및 그 제조방법에 관한 것이다.
반도체 장치의 집적도 증가에 따른 셀 사이즈 감소는 커패시터의 용량 증대를 필요로 한다. 용량 증대를 위해서는 커패시터의 표면적의 증가시켜야 하며, 이를 충족시키기 위해서, 셀의 구조를 3차원화 하는 연구가 진행 중에 있다. 그러나 이 연구방향은 공정이 복잡해짐에 따라 셀 사이즈가 극단적으로 감소되는 설계 룰(rule)을 갖는 소자에서는 더 이상 실효성이 없어졌다. 따라서 현 시점에서는 3차원의 복잡한 구조가 아닌 단순 구조에서 표면적을 늘리는 공정이 필요하게 되었으며, 이에 대응하는 방법으로 커패시터의 스토리지 전극에 HSG(Hemi-Spherical Grain) 폴리실리콘막을 이용하는 방법이 가장 부각되고 있다.
제1a도 내지 제1e도는 종래 기술에 의한 HSG폴리실리콘막을 이용한 반도체장치의 커패시터 제조방법을 설명하기 위하여 도시한 단면도이다.
제1a도는 반도체기판(1) 상에 폴리실리콘막(19), 제1HSG막(21) 및 HSG보호박(23)을 순차적으로 형성하는 단계를 나타낸다. 구체적으로, 반도체기판(1) 상에 소자의 활성영역과 비활성영역을 구분하는 필드산화막(3), 상기 활성영역에 소오스(5), 드레인(7) 및 게이트산화막(9)을 게제한 게이트 전극(10)으로 구성된 트랜지스터에 비트라인(11)을 형성한다. 다음에, 상기 트랜지스터의 소오스(5) 또는 드레인(7)을 오픈하는 콘택홀을 갖는 제1절연막(12), 평탄화막(13), 식각저지막(15) 및 제2절연막(17)을 순차적으로 형성한다. 계속하여, 상기 콘택홀을 매몰하는 폴리실리콘막(19)을 형성한 후, 상기 폴리실리콘막 상에 제1HSG막(21), HSG보호박(23) 및 포토레지스트 패턴(25)을 형성한다.
제1b도는 HSG보호막 패턴(23a), 제1HSG막 패턴(21a) 및 폴리실리콘막 패턴(19a)을 형성하는 단계를 나타낸다. 구체적으로, 상기 포토레지스트 패턴(25)을 식각마스크로 상기 HSG보호막(23), 제1HSG막(21) 및 폴리실리콘막(19)을 순차적으로 이방성 식각하여 HSG보호막 패턴(23a), 제1HSG막 패턴(21a) 및 폴리실리콘막 패턴(19a)을 형성한다.
상기 이방성 식각후 폴리실리콘막(19)이 완벽하게 식각되지 않고 잔류될 경우 폴리실리콘막 패턴(19a) 사이에 전류가 도통되어 반도체 장치가 불량을 유발할 수 있다. 이를 방지하기 위해서 상기 이방성 식각시 오버에치(overetch)를 하게 되며, 이때 폴리실리콘막 패턴(19a)의 하부에 형성되어 있는 제2절연막(17)의 일부가 에치되어 자연적으로 언더컷(undercut)을 갖는 제2절연막(17a)이 형성된다.
제1c도는 결과물 전면에 제2HSG막(27)을 형성하는 단계를 나타낸다. 구체적으로, 상기 언더컷을 갖는 제2절연막(17a)이 형성된 기판의 전면에 제2HSG막(27)을 형성한다. 이렇게 되면, 상기 언더컷 영역에도 제2HSG막(27)이 형성된다.
제1d도는 상기 제2HSG막(27)이 형성된 기판(1)의 전면에 에치백(etchback)을 실시하는 단계를 나타낸다. 구체적으로, 상기 제2HSG막(27)이 형성된 기판의 전면에 에치백(etchback)을 실시한다. 이렇게 되면, 상기 폴리실리콘막 패턴(19a)의 측벽 및 언더컷 영역에 제2HSG막 패턴(27a)이 형성된다. 다시 말하면, 언더컷(undercut)영역에 형성된 제2HSG막(27)은 식각후에도 제거되지 않고 잔류된다.
제1e도는 HSG 보호막 패턴(23a) 및 언더컷을 갖는 제2절연막(17a)을 제거하는 단계를 나타낸다. 구체적으로, HSG 보호막 패턴(13a) 및 언더컷을 갖는 제2절연막(17a)을 통상의 습식식각방법으로 제거하여 반도체 장치의 스토리지 전극(하부전극)을 형성한 후, 상기 스토리지 전극 상에 유전체막(도시 안됨) 및 플레이트 전극(상부전극 : 도시 안됨)을 형성하여 반도체 장치의 커패시터를 완성한다.
그런데, 상기 HSG 보호막 패턴(23a) 및 언더컷을 갖는 제2절연막(17a)을 제거하기 위해서는 습식식각을 하게 되는데, 이 과정에서 상기 언더컷 영역에 잔류하던 제2HSG막 패턴(27a)이 떨어져 나가 파티클(particle)로 작용하게 되어 반도체 장치의 불량을 야기하게 된다.
따라서, 본 발명의 목적은 상술한 불량을 해결할 수 있는 반도체장치의 커패시터를 제공하는 데 있다.
본 발명의 다른 목적은 상기 커패시터를 만드는 데 적합한 반도체장치의 커패시터 제조방법을 제공하는 데 있다.
상기 목적을 달성하기 위하여 본 발명은 스토리지 전극, 유전체막 및 플레이트 전극으로 구성되는 반도체장치의 커패시터에 있어서, 상기 스토리지 전극은 기판에 접속되는 제1도전막 패턴과, 상기 제1도전막 패턴 상에 형성되고 그 양측에 언더컷을 갖는 식각저지막을 사이에 두고 형성된 제2도전막 패턴과, 상기 언더컷에 매몰된 제3도전막 패턴과, 상기 제2도전막 패턴의 표면에 형성된 HSG막으로 구성된다.
상기 식각저지막은 산화막, 질화막 및 알루미나막 중에서 선택된 어느 하나로 구성한다.
상기 다른 목적을 달성하기 위하여, 본 발명은 스토리지 전극, 유전체막 및 플레이트 전극으로 구성되는 반도체장치의 커패시터의 제조방법에 있어서, 반도체 기판에 접속되도록 제1도전막, 식각저지막, 제2도전막, 제1HSG막 및 HSG보호막을 순차적으로 증착시키는 단계와, 사진 식각공정을 이용하여 상기 HSG보호막, 제1HSG막, 제2도전막을 패터닝하여 HSG보호막 패턴, 제1HSG막 패턴 및 제2도전막 패턴을 형성하는 단계와, 상기 식각저지막을 식각하여 상기 제2도전막 패턴의 하부에 언더컷(undercut)을 형성하는 단계와, 상기 언더컷에 매몰되도록 기판의 전면에 제3도전막 및 제2HSG막을 순차적으로 형성하는 단계와, 상기 제3도전막까지 전면 에치백(etchback)을 실시하여 상기 제2도전막 패턴의 표면에 HSG막을 남기는 단계와, 상기 HSG보호막을 제거하는 단계를 구비하여 상기 스토리지 전극을 형성한다.
식각저지막은 산화막, 질화막 및 알루미나막중에서 선택된 어느 하나로 구성한다.
본 발명에 의하면, 상술한 바와 같이 본 발명은 커패시터의 스토리지 전극의 형성과정에서 발생하는 파티클을 효과적으로 억제하여 반도체 장치의 불량을 방지할 수 있다.
이하, 첨부도면을 참조하여 본 발명의 실시예를 상세히 설명한다.
제2a도 내지 제2f도는 본 발명에 의한 HSG폴리실리콘막을 이용한 반도체장치의 커패시터 제조방법을 설명하기 위하여 도시한 단면도이다.
제2a도는 반도체기판(31) 상에 제1폴리실리콘막(49), 제2식각저지막(57), 제2폴리실리콘막(59), 제1HSG막(51) 및 HSG보호막(53)을 순차적으로 형성하는 단계를 나타낸다.
구체적으로, 반도체기판(31)에 소자의 활성영역과 비활성영역을 구분하는 필드산화막(33), 상기 활성영역에 소오스(35), 드레인(37) 및 게이트 산화막(39)을 게재한 게이트 전극(40)으로 구성된 트랜지스터에 비트라인(41)을 형성한다. 다음에, 상기 트랜지스터의 소오스 또는 드레인을 오픈하는 콘택홀을 갖는 제1절연막(42), 평탄화막(43), 제1식각저지막(45) 및 제2절연막(47)을 순차적으로 형성한다. 계속하여, 상기 콘택홀을 매몰하는 폴리실리콘막(49)을 형성한 후, 상기 폴리실리콘막 상에 제2식각저지막(57), 제2폴리실리콘막(59), 제1HSG막(51), HSG보호막(53) 및 포토레지스트 패턴(55)을 형성한다.
제2b도는 HSG 보호막 패턴(53a), 제1HSG막 패턴(51a) 및 제2폴리실리콘막 패턴(59a)을 형성하는 단계를 나타낸다. 구체적으로, 상기 포토레지스터 패턴(55)을 식각마스크로 상기 HSG보호막(53), 제1HSG막(51) 및 제2폴리실리콘막(59)을 순차적으로 이방성 식각하여 HSG보호막 패턴(53a), 제1HSG막 패턴(51a) 및 제2폴리실리콘막 패턴(59a)을 형성한다.
제2c도는 제2식각저지막(57)을 식각하여 언더컷 영역을 형성하는 단계를 나타낸다. 먼저, 상기 식각마스크로 사용된 포토레지스트 패턴(55)을 제거한다. 다음에, 상기 제2식각저지막(57)을 이방성 식각한 후, 계속하여 등방성 식각을 실시하여 상기 제2폴리실리콘막 패턴(59a)의 하부에 언더컷 영역을 형성한다. 이렇게 되면, 상기 제2식각저지막(57)은 언더컷된 제2식각저지막 패턴(57a)이 된다.
제2d도는 제3폴리실리콘막(61) 및 제2HSG막(63)을 형성하는 단계를 나타낸다. 구체적으로, 상기 언더컷을 갖는 제2식각저지막 패턴(57a)이 형성된 기판의 전면에 제3폴리실리콘막(61)을 형성한다. 이때, 상술한 언더컷 영역도 상기 제3폴리실리콘막(61)이 형성되어 제1폴리실리콘막(49)과 제2폴리실리콘막 패턴(59a)이 전기적으로 도통된다. 이이서, 상기 제3폴리실리콘막(61) 상에 제2HSG막(63)을 형성한다.
제2e도는 상기 제2HSG막(63)이 형성된 기판(31)의 전면에 에치백(etchback)을 실시하는 단계를 나타낸다. 구체적으로, 상기 제2HSG막(63)이 형성된 기판의 전면에 상기 제2HSG막(63) 및 제3폴리실리콘막(61)까지 에치백(etchback)을 실시하여 제3폴리실리콘막 패턴(61a) 및 제2HSG막 패턴(63a)을 형성한다. 이렇게 되면, 상기 제3폴리실리콘막 패턴(61a)의 측벽에 제2HSG막 패턴(63a)이 남게되고, 상기 제2폴리실리콘막 패턴(59a)의 표면에 제1HSG막 패턴(51a)이 남게된다.
제2f도는 HSG 보호막 패턴(53a) 및 제2절연막(47)을 제거하는 단계를 나타낸다. 구체적으로, HSG 보호막 패턴(53a) 및 제2절연막(47)을 습식식각방법으로 제거하여 반도체 장치의 스토리지 전극(하부전극)을 형성한 후, 상기 스토리지 전극 상에 유전체막(도시 안됨) 및 플레이트 전극(상부전극 : 도시 안됨)을 형성하여 반도체 장치의 커패시터를 완성한다.
상술한 바와 같이 본 발명은 커패시터의 스토리지 전극의 형성과정에서 발생하는 파티클을 제2식각저지막과 제2폴리실리콘막과 제3폴리실리콘막을 이용하여 효과적으로 억제하여 반도체 장치의 불량을 방지할 수 있다.
본 발명이 상기 실시예에 한정되지 않으며, 많은 변형이 본 발명의 기술적 사상내에서 당분야에서 통상의 지식을 가진 자에 의하여 가능함은 명백하다.
Claims (4)
- 스토리지 전극, 유전체막 및 플레이트 전극으로 구성되는 반도체장치의 커패시터에 있어서, 상기 스토리지 전극은 기판에 접속되는 제1도전막 패턴과, 상기 제1도전막 패턴 상에 형성되고, 그 양측에 언더컷을 갖는 식각저지막을 사이에 두고 형성된 제2도전막 패턴과, 상기 언더컷에 매몰된 제3도전막 패턴과, 상기 제2도전막 패턴의 표면에 형성된 HSG막으로 구성된 것을 특징으로 하는 반도체 장치의 커패시터.
- 제1항에 있어서, 상기 식각저지막은 산화막, 질화막 및 알루미나막 중에서 선택된 어느 하나인 것을 특징으로 하는 반도체 장치의 커패시터.
- 스토리지 전극, 유전체막 및 플레이트 전극으로 구성되는 반도체장치의 커패시터의 제조방법에 있어서, 반도체 기판에 접속되도록 제1도전막, 식각저지막, 제2도전막, 제1HSG막 및 HSG보호막을 순차적으로 증착시키는 단계; 사진 식각공정을 이용하여 상기 HSG보호막, 제1HSG막, 제2도전막을 패터닝하여 HSG보호막 패턴, 제1HSG막 패턴 및 제2도전막 패턴을 형성하는 단계; 상기 식각저지막을 식각하여 상기 제2도전막 패턴의 하부에 언더컷(undercut)을 형성하는 단계; 상기 언더컷에 매몰되도록 기판의 전면에 제3도전막 및 제2HSG막을 순차적으로 형성하는 단계; 상기 제3도전막까지 전면 에치백(etchback)을 실시하여 상기 제2도전막 패턴의 표면에 HSG막을 남기는 단계; 및 상기 HSG보호막을 제거하는 단계를 구비하여 상기 스토리지 전극을 형성하는 것을 특징으로 하는 반도체 장치의 커패시터 제조방법.
- 제3항에 있어서, 상기 식각저지막은 산화막, 질화막 및 알루미나막중에서 선택된 어느 하나인 것을 특징으로 하는 반도체 장치의 커패시터 제조방법.
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