KR100443127B1 - 커패시터의 하부전극 형성방법 - Google Patents

커패시터의 하부전극 형성방법 Download PDF

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Abstract

커패시터의 하부전극 형성방법이 개시되어 있다. 반도체 기판 상에 형성된 절연막의 소정 영역을 식각하여 제1 개구부를 형성한다. 상기 제1 개구부의 측면 및 상기 절연막의 상부면 보다 상기 제1 개구부의 저면에 얇게 도포되도록 상기 제1 개구부를 포함한 절연막 전체에 보호막을 형성한다. 상기 제1 개구부의 저면만 노출되도록 상기 보호막을 식각하고, 상기 제1 개구부를 제1 산화물로 매립하여 매립막을 형성한다. 상기 매립막이 형성된 기판 상에 층간 산화막을 형성하고, 상기 매립막의 상부면을 노출시키도록 상기 층간 산화막의 일부 영역을 이방석 식각하여 제2 개구부를 형성한다. 상기 제2 개구부 저면에 노출된 매립막을 습식 식각하여 상기 제1 개구부를 다시 노출시킨다. 상기 제1 개구부 및 제2 개구부를 포함한 층간 산화막 전면에 균일하게 도전막을 형성한다. 상기 층간 산화막 상에 형성된 도전막을 제거하여 상기 제1 개구부 및 제2 개구부를 따라 형성된 도전막 패턴을 형성한다. 상기 제2 산화막을 제거한다. 이와 같이, 소자 제작의 원가를 절감시키면서도 소자 성능을 향상시킬 수 있다.

Description

커패시터의 하부전극 형성방법{METHOD FOR FORMING STORAGE NODE OF CAPACITOR}
본 발명은 커패시터의 하부전극 형성방법에 관한 것으로, 보다 상세하게는 하부 도전 영역과 직접적으로 연결되는 커패시터의 하부전극 형성방법에 관한 것이다.
급속도로 발전하는 정보화 사회에 있어서 대량의 정보를 보다 빠르게 처리할 수 있는 반도체 소자가 요구되고 있다. 이를 위해 하나의 칩(chip)상에 셀(cell)들을 고도로 집적시켜야한다.
따라서, 반도체 소자에 셀들을 집적시키기 위해 디자인 룰(design rule)을 축소시키는 작업이 활발하게 진행되고 있다.
반도체 소자의 집적도가 증가함에 따라, 소자의 동작 속도를 증가시키기 위해 텅스텐을 이용하여 금속 배선을 형성하는 공정을 진행하고 있다. 그러나, 반도체 공정 중에 후속에 열을 받게 되면, 상기 텅스텐은 고유의 물성으로 인해 표면에 산화막이 이상 성장하는 현상이 발생하게 된다.
도 1a는 텅스텐으로 이루어진 비트라인의 단면에 대한 주사전자현미경(SEM) 사진이다.
도 1a를 참조하면, 비트라인의 측벽으로 산화막이 이상 성장된 영역(100)을 볼 수 있다. 이상 성장된 금속 배선이 전기적 통로로 사용하기 위한 인접한 오픈영역에 노출되게 되면, 후속에 쇼트성 불량을 일으키게 된다. 따라서, 상기한 문제점을 해결하기 위해 스페이서를 형성하는 공정을 추가하고 있으나, 공정 추가는 원가 상승을 초래하게 된다.
트랜지스터(transistor) 및 커패시터(capacitor)를 각 셀의 구성 요소로 갖는 디램(dynamic random access memory; DRAM, 이하, DRAM 이라 한다.)의 경우에도 구성요소가 고집적화된 DRAM을 생산하기 위해서는 상기 기본 구성요소의 형성영역을 축소시켜야 한다.
그러나, 커패시터의 경우 데이타 저장수단으로써 적정한 데이타 수용능력을 갖고 있어야하므로, 축소된 형성 영역에 커패시터를 제조하더라도 커패시터의 기억 용량(storage capacitance)을 유지하는 것이 요구된다.
그러나, 반도체 소자의 고집적화로 인해 메모리셀의 크기가 작아지게 되면 이에 따라 커패시터 크기도 작아지게 되므로 커패시터의 기억 용량(storage capacitance)도 감소하게 된다. 그러므로 원하는 커패시터 기억 용량을 확보하기 위해서 커패시터 공정에서는 더 많은 전하를 축적하기 위해 메모리셀 커패시터의 스토리지 노드가 넓은 표면적을 가져야 한다.
이와 같이, 커패시터 스토리지노드의 표면적을 증대시켜 기억 용량을 확보하기 위해 실린더(Cylinder)구조와 같은 3차원 구조의 커패시터가 제안되었다.
그러나, 스토리지노드의 표면적을 증대시키기 위해 상기 스토리지노드를 높게 형성하게 되면, 스토리지노드의 가로세로비(aspect ratio)가 커지게 되고 상기 노드가 쓰러지는 현상이 발생하게 된다.
도 1b는 스토리지노드의 평면도이다. 도 1b를 참조하면, 스토리지노드가 쓰러져서 상기 노드간의 접촉이 발생하여 브릿지(120)가 형성된 것을 관찰할 수 있다. 상기 브릿지(120)는 쇼트성 페일(fail)을 유발하게 되고, 소자는 동작 불량을 유발하게 된다.
또한, 상기 노드 및 하부 도전영역 또는 패턴의 접촉부도 협소해짐으로 접촉 저항이 발생하여 소자의 성능을 떨어뜨리고 있다. 더욱이, 다층으로 형성된 소자내에서 상기 노드를 하부에 형성된 도전 영역이나, 패턴과 전기적으로 연결하기 위해 콘택을 형성하게 되면, 상기 콘택으로 인해 계면 저항이 심화되어 소자의 성능을 저하시키게 된다.
따라서, 상기 콘택 영역의 계면 저항을 줄이기 위해 콘택 영역까지 하부전극영역으로 이용하려는 연구가 진행되고 있다. 이와 같은 하부전극 형성방법이 미국 특허 6,342,419에 개시되어 있다. 그러나, 상기 하부전극은 커패시터의 용량을 증가시키기 위해 하부전극 패턴을 형성하기 위한 개구부를 습식 식각에 의해 과도하게 식각하게 된다. 따라서, 디자인 룰이 축소되면서 주위에 존재하는 패턴과 전기적으로 쇼트가 발생할 우려가 있으며, 하부전극 패턴의 높이가 높아지게 되면, 습식 식각에 의해 패턴이 불안정하게 형성되게 된다.
따라서, 본 발명의 목적은 효율적으로 소자의 성능을 향상시키는 커패시터의 하부전극 형성방법을 제공하는 것이다.
도 1a는 텅스텐으로 이루어진 비트라인의 단면에 대한 주사전자현미경(SEM) 사진이다.
도 1b는 커패시터 하부전극의 평면도이다.
도 2는 본 발명의 실시예에 의한 반도체 소자의 평면도이다.
도 3a 내지 도 3d는 본 발명의 실시예에 의한 반도체 소자의 제조방법을 설명하기 위한 도 2의 A방향에 대한 단면도이다.
도 4a 내지 도 4k는 본 발명의 실시예에 의한 반도체 소자의 제조방법을 설명하기 위한 도 2의 B방향에 대한 단면도이다.
<도면의 주요 부분에 대한 부호의 설명>
100 : 이상 성장된 영역 120 : 브릿지
200 : 워드라인 210 : 비트라인
220 : 제1 지점 230 : 제2 지점
250 : 액티브 영역 300 : 반도체 기판
305 : 게이트 산화막 310 : 게이트 전극
310a : 스페이서 320 : 소오스/드레인 영역
330 : 제1 절연막 335 : 자기 정렬 콘택홀
338 : 도전성 폴리실리콘막 338a : SAC 패드
340 : 제2 절연막 342 : 금속막
342a : 비트라인 350 : 제3 절연막
355 : 제1 개구부 360 : 보호막
360a : 제1 개구부 스페이서 360b : 식각 정지층
363 : 제1 산화막 365 : 제1 매립막
370 : 제2 산화막 375 : 제2 개구부
377 : 오픈 영역 380 : 하부전극 폴리실리콘막
380a : 하부전극 패턴 385 : 제3 산화막
385a : 제2 매립막
상기 목적을 달성하기 위하여 본 발명은, 반도체 기판 상에 형성된 절연막의 소정 영역을 식각하여 제1 개구부를 형성하는 단계, 상기 제1 개구부의 측면 및 상기 절연막의 상부면 보다 상기 제1 개구부의 저면에 얇게 도포되도록 상기 제1 개구부를 포함한 절연막 전체에 보호막을 형성하는 단계, 상기 제1 개구부의 저면만 노출되도록 상기 보호막을 식각하는 단계, 상기 제1 개구부를 제1 산화물로 매립하여 매립막을 형성하는 단계, 상기 매립막이 형성된 기판 상에 층간 산화막을 형성하는 단계, 상기 매립막의 상부면을 노출시키도록 상기 층간 산화막의 일부 영역을 이방성 식각하여 제2 개구부를 형성하는 단계, 상기 제2 개구부 저면에 노출된 매립막을 습식 식각하여 상기 제1 개구부를 다시 노출시키는 단계, 상기 제1 개구부 및 제2 개구부를 포함한 층간 산화막 전면에 균일하게 도전막을 형성하는 단계, 상기 층간 산화막 상에 형성된 도전막을 제거하여 상기 제1 개구부 및 제2 개구부를 따라 형성된 도전막 패턴을 형성하는 단계 및 상기 층간 산화막을 제거하는 단계를 포함한다.
상기 목적을 달성하기 위하여 본 발명의 다른 방법은, 반도체 기판 상에 형성된 제1 절연막 상에 복수개의 도전성 패턴을 형성하는 단계, 상기 도전성 패턴이 형성된 제1 절연막 상에 제2 절연막을 형성하는 단계, 상기 도전성 패턴 사이에 존재하는 제2 절연막의 소정 영역을 식각하고 순차적으로 제1 절연막을 식각하여 제1 개구부를 형성하는 단계, 상기 제1 개구부의 측면 및 상기 제2 절연막의 상부면 보다 상기 제1 개구부의 저면에 얇게 도포되도록 상기 제1 개구부를 포함한 제2 절연막 전체에 질화막을 형성하는 단계, 상기 제1 개구부의 저면만 노출되도록 상기 질화막을 식각하는 단계, 상기 제1 개구부를 제1 산화물로 매립하여 매립막을 형성하는 단계, 상기 매립막이 형성된 기판 상에 층간 산화막을 형성하는 단계, 상기 매립막의 상부면을 노출시키도록 상기 층간 산화막의 일부 영역을 이방성 식각하여 제2 개구부를 형성하는 단계, 상기 제2 개구부 저면에 노출된 매립막을 습식 식각함으로써 상기 제1 개구부를 다시 노출시키는 단계, 상기 제1 개구부 및 제2 개구부를 포함한 층간 산화막 전면에 균일하게 도핑된 폴리실리콘막을 형성하는 단계, 상기 층간 산화막 상에 형성된 도핑된 폴리실리콘막을 제거하여 상기 제1 개구부 및 제2 개구부를 따라 형성된 도핑된 폴리실리콘막 패턴을 형성하는 단계 및 상기 질화막을 식각 정지층으로 이용하여 상기 층간 산화막을 제거하는 단계를 포함한다.
이와 같이, 스페이서 및 식각 정지층을 동시에 형성하며 하부전극을 안정적으로 형성하여 커패시터의 용량을 증가시킬 수 있다. 따라서, 소자의 성능을 향상시킬 수 있다.
이하, 본 발명을 상세히 설명하기로 한다.
반도체 기판 상에 형성된 절연막의 소정 영역을 식각하여 제1 개구부를 형성한다. 상기 제1 개구부는 상기 기판의 상부면 또는 상기 기판 상에 형성된 도전성 패드를 노출시킨다.
이때, 제1 개구부 주변에는 도전성 패턴이 형성되어 있을 수 있다.
상기 제1 개구부의 측면 및 상기 절연막의 상부면 보다 상기 제1 개구부의 저면에 얇게 도포되도록 상기 제1 개구부를 포함한 절연막 전체에 보호막을 형성한다. 상기 보호막은 실리콘 질화막으로 플라즈마 증진 화학 기상 증착 방식 또는 상압 화학 기상 증착 방식에 의해 상기 제1 개구부의 측면 및 상기 절연막의 상부면 보다 상기 제1 개구부 저면에 1/2배 이하로 얇게 형성된다.
상기 제1 개구부의 저면만이 노출되도록 상기 보호막을 식각한다. 상기 제1 개구부를 제1 산화물로 매립하여 매립막을 형성한다. 상기 매립막은 상기 제1 개구부를 매립하도록 제1 산화막을 도포하고 상기 보호막을 식각 정지층으로 사용하여 상기 제1 산화막을 식각함으로써 형성된다.
상기 매립막이 형성된 기판 상에 층간 산화막을 형성한다. 상기 층간 산화막의 일부 영역을 상기 매립막의 상부면을 노출시키도록 이방성 식각하여 제2 개구부를 형성한다.
상기 제2 개구부 저면에 노출된 매립막을 식각하여 상기 제1 개구부를 다시 노출시킨다. 이때, 상기 매립막이 동일 식각조건에서 층간 산화막 보다 상대적으로 5배 이상 빠르게 습식 식각된다.
상기 제1 개구부 및 제2 개구부를 포함한 층간 산화막 전면에 균일하게 도전막을 형성한다.
상기 층간 산화막 상에 형성된 도전막을 분리시킴으로서 상기 제1 개구부 및 제2 개구부의 저면 및 측면을 따라 도전막 패턴을 형성한다. 상기 질화막을 식각 정지층으로 이용하여 층간 산화막을 제거한다.
본 발명의 다른 방법을 다음과 같이 상세히 설명하기로 한다.
반도체 기판 상에 형성된 제1 절연막 상에 텅스텐으로 이루어진 복수개의 도전성 패턴을 형성한다.
상기 도전성 패턴이 형성된 제1 절연막 상에 제2 절연막을 형성한다. 상기 도전성 패턴 사이에 존재하는 제2 절연막의 소정 영역을 식각하고 순차적으로 제1 절연막을 식각하여 제1 개구부를 형성한다. 상기 제1 개구부는 자기 정렬 콘택 방식에 의해 형성될 수 있다.
상기 제1 개구부의 측면 및 상기 제2 절연막의 상부면 보다 상기 제1 개구부의 저면에 얇게 도포되도록 상기 제1 개구부를 포함한 제2 절연막 전체에 질화막을 형성한다.
상기 제1 개구부의 저면만 노출되도록 상기 질화막을 식각한다.
상기 제1 개구부를 제1 산화물로 매립하여 매립막을 형성한다. 상기 매립막이 형성된 기판 상에 층간 산화막을 형성한다. 상기 매립막의 상부면을 노출시키도록 상기 층간 산화막의 일부 영역을 이방성 식각하여 제2 개구부를 형성한다.
상기 제2 개구부 저면에 노출된 매립막을 습식식각함으로써 상기 제1 개구부를 다시 노출시킨다. 상기 제1 개구부 및 제2 개구부를 포함한 층간 산화막 전면에 균일하게 도핑된 폴리실리콘막을 형성한다. 상기 층간 산화막 상에 형성된 도핑된 폴리실리콘막을 제거하여 상기 제1 개구부 및 제2 개구부를 따라 형성된 도핑된 폴리실리콘막 패턴을 형성한다.
상기 질화막을 식각 정지층으로 이용하여 상기 층간 산화막을 제거한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
실시예
도 2는 본 발명의 실시예에 의한 반도체 소자의 평면도이다.
도 3a 내지 도 3d는 본 발명의 실시예에 의한 반도체 소자의 제조방법을 설명하기 위한 도 2의 A방향에 대한 단면도이다.
도 4a 내지 도 4k는 본 발명의 실시예에 의한 반도체 소자의 제조방법을 설명하기 위한 도 2의 B방향에 대한 단면도이다.
도 2를 참조하면, 액티브 영역(250)이 정의된 기판 상에 게이트 전극으로 사용될 워드 라인(200)이 일방향으로 진행되며, 상기 워드 라인(200)과 직교하게 비트라인(210)이 진행된다. 상기 기판의 소오스 영역(미도시)은 제1 지점(220)에서 커패시터와 연결되며, 드레인 영역(미도시)은 제2 지점(230)에서 비트라인과 연결된다.
도 3a를 참조하면, 통상의 방법으로 기판(300)을 액티브(active) 영역과 필드(field) 영역으로 구분한 뒤, 상기 기판(300) 전면에 산화막을 형성한다. 상기 산화막 상에 도핑된 폴리실리콘을 도포하고, 질화막(미도시)을 도포한다. 상기 질화막의 소정 영역을 식각하고 도핑된 폴리실리콘 및 산화막을 차례로 식각하여 상기 액티브 영역 및 필드 영역에 선택적으로 게이트 산화막(305) 상에 형성된 게이트 전극(310)을 형성한다.
상기 게이트 전극(310)이 형성된 기판(300) 전면에 질화막을 도포한 후, 상기 질화막을 이방성 식각하여 상기 게이트 전극(300) 측벽에 스페이서(310a)를 형성한다. 상기 게이트 전극(310)의 스페이서(310a)의 양쪽에 위치한 기판(300)에 통상의 이온 주입법에 의해 소오스/드레인 영역(320)을 형성하여 트랜지스터(transistor)를 형성한다.
상기 트랜지스터를 포함한 기판(300) 전면에 제1 절연막(330)을 형성한다. 상기 제1 절연막(330)의 소정 영역을 노출시키도록 포토레지스트 패턴을 형성한다. 상기 포토레지스트 패턴을 식각 마스크로 이용하며 상기 제1 절연막(330)과 상기 게이트 전극(310)을 둘러싸고 있는 질화막 및 스페이서(310a)의 식각비를 이용하여 식각한다. 이와 같이 식각함으로서 상기 액티브 영역에 형성된 게이트 전극 사이의 기판(300) 상부면을 노출시키는 자기 정렬 콘택홀(335)를 형성한다.
도 3b를 참조하면, 상기 자기 정렬 콘택홀(335)의 측면 및 저면을 포함하여 기판(300) 전면에 도전성 폴리실리콘막(338)을 형성하여 상기 자기 정렬콘택홀(335)를 매립한다.
도 3c를 참조하면, 상기 도전성 폴리실리콘막(338)을 통상의 화학 기계적 연마(chemical mechanical polishing; CMP, 이하, "CMP"라고 한다.) 방법으로 상기 제1 절연막(330)의 상부면이 노출될 때까지 평탄화 하여 자기 정렬 콘택(self aligned contact;SAC, 이하, "SAC"라고 한다.) 패드(338a)를 완성한다.
도 3d를 참조하면, 상기 SAC 패드(338a)를 포함하여 상기 결과물 전면에 제2 절연막(340)을 형성한다. 상기 제2 절연막(340) 상에 텅스텐과 같은 금속물을 도포하여 금속막(342)을 형성한다.
도 4a를 참조하면, 통상의 사진 식각 공정에 의해 상기 금속막(미도시)을 패터닝함으로서 상기 게이트 전극(미도시)과 직교하여 달리며, 상기 SAC 패드(338a)와 이격되도록 비트라인(342a)을 형성한다. 상기 비트라인(342a)은 부가적으로 스페이서를 더 구비할 수 있다.
상기 비트라인(342a)을 포함하여 상기 결과물 상에 제3 절연막(350)을 형성한다. 상기 제3 절연막(350)은 공정 조건에 따라 단층으로 형성될 수도 있으며, 복수층으로 형성될 수 있다.
상기 제3 절연막(350) 상에 통상의 사진 식각 공정에 의해 포토레지스트 패턴(미도시)을 형성하고 상기 포토레지스트 패턴을 식각 마스크로 이용하여 상기 하부의 SAC 패드(338a) 상부면이 노출되도록 상기 비트라인(342a) 사이의 제3 절연막(350)을 식각함으로써 제1 개구부(355)를 형성한다. 상기 비트라인(342a)에 스페이서가 형성되어 있는 경우에는 식각비를 이용하여 자기 정렬 방식에 의해 형성될 수 있다. 상기 제1 개구부(355)는 소자에 따라 SAC 패드(338a)가 없는 경우, 하부의 소오스/드레인 영역(미도시)과 같은 도전 영역을 노출시키도록 형성한다.
도 4b를 참조하면, 상기 제1 개구부(355) 저면에 비해 상기 제3 절연막(350) 상부에 상대적으로 두껍게 도포되도록 실리콘 나이트라이드와 같은 물질을 증착하여 보호막(360)을 형성한다. 상기 보호막(360)은 플라즈마 증진 화학 기상 증착(Plasma Enhanced Chemical Vapor Deposition;PE CVD) 방식 또는 상압 화학 기상 증착(Atmospheric Pressure Chemical Vapor Deposition;AP CVD) 방식에 의해 상기 제1 개구부(355) 저면의 제1 두께(a) 보다 상기 제1 개구부(355)의 측면 및 제3 절연막(350) 상부의 제2 두께(b)가 2배 이상 두껍게 형성된다.
도 4c를 참조하면, 상기 보호막(360)에 대해 식각을 진행하여 상기 제1 개구부(355) 저면을 노출시킨다. 상기 보호막(360)이 동일한 속도로 식각되면, 상기 제1 두께(a) 보다 상기 제2 두께(b)가 2배 이상 두꺼우므로 상기 제1 개구부(355) 저면 노출 시점까지만 식각을 진행하며, 상기 제3 절연막(350) 상부 및 상기 제1 개구부(355) 측면에는 보호막이 남아있게 된다. 따라서, 상기 제1 개구부(355) 측면에 상기 제1 개구부(355)의 스페이서(360a)를 형성하게 된다.
즉, 상기 제1 개구부 주변에 형성된 비트라인과 같은 도전성 패턴이 상기 제1 개구부에 의해 노출되는 경우, 노출된 도전성 패턴 상에 형성된 질화막 스페이서는 후속에 상기 제1 개구부 내에 도전물이 증착되어도 상기 패턴과 접촉되지 않도록 하여 쇼트성 불량이 발생하는 것을 방지할 수 있다.
상기 제3 절연막(350) 상부에는 보호막으로 이루어진 식각 정지층(360b)이형성된다. 이와 같이, 보호막의 스텝 커버리지(step coverage)를 상부:하부의 두께비가 2:1 이상 차이 나게 형성함으로써 스페이서 및 식각 정지층을 동시에 형성할 수 있다.
특히, 상기 도전성 패턴이 텅스텐으로 이루어지는 경우에는 후속에 열적 부담을 받게되면, 표면에 산화막이 형성될 수 있다. 따라서, 스페이서를 부가적으로 형성하여야한다. 스페이서 및 식각 정지층을 동시에 형성하게 되면, 공정을 축소시켜 공정 운영비를 절감시킬 수 있다.
도 4d를 참조하면, 상기 제1 개구부(355)를 매립하도록 제1 산화막(363)을 형성한다. 상기 제1 산화막(363)은 PE oxide 또는 P-TEOS 계열의 막일 수 있다.
도 4e를 참조하면, 상기 식각 정지층(360b)을 이용하여 상기 제1 산화막(363)을 에치백(etch back)함으로써 상기 제1 개구부(355)를 매립하는 제1 매립막(365)을 형성한다.
도 4f를 참조하면, 상기 제1 매립막(365)을 포함하여 제3 절연막(350) 전면에 제2 산화막(370)을 형성한다. 상기 제2 산화막(370)은 SOG 계열의 막질 일 수 있다. 상기 제2 산화막(370)을 이루고 있는 물질은 제1 매립막(365)을 이루고 있는 물질에 비해 SC1 계열의 식각액에 대해 5배 이상 느리게 식각되는 물질로 한다.
도 4g를 참조하면, 상기 제2 산화막(370) 상부에 포토레지스트를 도포한다. 통상의 사진 식각 공정에 의해 상기 제1 매립막(365)이 존재하는 제2 산화막(370)의 상부를 노출시키도록 포토레지스트 패턴(미도시)을 형성한다. 상기 포토레지스트 패턴을 식각 마스크로 이용하여 상기 제1 매립막(365)의 상부면이 노출되도록제2 산화막(370)을 건식 식각하여 제2 개구부(375)를 형성한다.
도 4h를 참조하면, 상기 제2 개구부(375) 저면에 노출된 제1 매립막(365)을 습식 식각하여 제1 개구부(355)를 다시 노출시킴으로서 제1 및 제2 개구부로 이루어진 오픈영역(377)을 형성한다. 상기 습식 식각 조건에서 상기 제2 개구부(375)로 인해 노출된 제2 산화막(370)을 이루고 있는 물질은 상기 제1 매립막(365)을 이루고 있는 물질 보다 5배 이상 느리게 식각된다. 따라서, 상기 제1 매립막(365)이 식각되는 동안 상기 제2 개구부(375)가 필요 이상으로 확장될 우려가 없다.
도 4i를 참조하면, 상기 오픈영역(377)을 포함하여 상기 제2 산화막(370) 상에 균일하게 하부전극 폴리실리콘막(380)을 형성한다. 상기 하부전극 폴리실리콘막(380)이 형성된 오픈영역(377)을 매립하도록 제3 산화막(385)을 형성한다.
도 4j를 참조하면, 상기 제3 산화막(385)에 대해 에치백을 진행하여 상기 제3 산화막(385)을 식각하고 순차적으로 상기 제2 산화막(370) 상부에 형성된 하부전극 폴리실리콘막(380)을 식각하여 상기 제2 산화막(370)의 상부면을 노출시킨다. 상기 하부전극 폴리실리콘막(380)을 분리시킴으로써 하부전극 패턴(380a)을 형성하고, 상기 오픈영역(377)을 매립하는 제2 매립막(385a)을 형성한다.
도 4k를 참조하면, 상기 제2 산화막(370)을 상기 식각 정지층(360b)을 이용하여 식각하고 제2 매립막(385a)을 식각하여 상기 하부전극 패턴(380a)을 노출시킴으로써 하부전극을 완성한다.
상술한 바와 같이 본 발명에 의하면, 커패시터 하부전극을 형성하기 위한 개구부 및 산화막 상에 보호막을 형성함으로써 개구부 스페이서 및 식각 정지층을 동시에 형성한다. 또한, 커패시터 하부전극을 형성하기 위한 오픈영역을 건식 식각 및 습식 식각에 의해 2번에 걸쳐 형성함으로써 하부전극 상부는 수직으로 안정적으로 형성하고 하부는 도전 영역과 직접적으로 접촉하며 절연막에 의해 지지되도록 형성한다.
따라서, 적은 공정으로 여러 구성 요소를 형성하여 공정의 효율성을 향상시키며 공정의 원가를 절감시킬 수 있다. 또한, 전극의 하부를 지지함으로써 쓰러짐을 방지하면서도 커패시터의 용량을 증가시킬 수 있다. 즉, 소자 제작의 원가를 절감시키면서도 소자 성능을 향상시킬 수 있다.
상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (13)

  1. ⅰ) 반도체 기판 상에 형성된 절연막의 소정 영역을 식각하여 제1 개구부를 형성하는 단계;
    ⅱ) 상기 제1 개구부의 측면 및 상기 절연막의 상부면 보다 상기 제1 개구부의 저면에 얇게 도포되도록 상기 제1 개구부를 포함한 절연막 전체에 보호막을 형성하는 단계;
    ⅲ) 상기 제1 개구부의 저면만 노출되도록 상기 보호막을 식각하는 단계;
    ⅳ) 상기 제1 개구부를 제1 산화물로 매립하여 매립막을 형성하는 단계;
    ⅴ) 상기 매립막이 형성된 기판 상에 제2 산화물을 증착하여 층간 산화막을 형성하는 단계;
    ⅵ) 상기 매립막의 상부면을 노출시키도록 상기 층간 산화막의 일부 영역을 이방성 식각하여 제2 개구부를 형성하는 단계;
    ⅶ) 상기 제2 개구부 저면에 노출된 매립막을 습식 식각하여 상기 제1 개구부를 다시 노출시키는 단계;
    ⅷ) 상기 제1 개구부 및 제2 개구부를 포함한 층간 산화막 전면에 균일하게 도전막을 형성하는 단계;
    ⅸ) 상기 층간 산화막 상에 형성된 도전막을 제거하여 상기 제1 개구부 및 제2 개구부를 따라 형성된 도전막 패턴을 형성하는 단계; 및
    ⅹ) 상기 층간 산화막을 제거하는 단계를 포함하는 커패시터의 하부전극 형성방법.
  2. 제1항에 있어서, 상기 ⅱ) 단계의 보호막은 플라즈마 증진 화학 기상 증착 방식 또는 상압 화학 기상 증착 방식에 의해 형성되는 것을 특징으로 하는 커패시터의 하부전극 형성방법.
  3. 제1항에 있어서, 상기 ⅱ) 단계의 보호막은 실리콘 질화물로 이루어지는 것을 특징으로 하는 커패시터의 하부전극 형성방법.
  4. 제1항에 있어서, 상기 ⅱ) 단계의 보호막은 상기 제1 개구부의 측면 및 상기 절연막 상부 보다 상기 제1 개구부 저면에 1/2배 이하로 얇게 형성되는 것을 특징으로 하는 커패시터의 하부전극 형성방법.
  5. 제1항에 있어서, 상기 ⅰ) 단계의 제1 개구부는 상기 기판의 상부면 또는 상기 기판 상에 형성된 도전성 패드를 노출시키는 것을 특징으로 하는 커패시터의 하부전극 형성방법.
  6. 제1항에 있어서, 상기 ⅰ) 단계의 제1 개구부 주변에는 도전성 패턴이 형성되어 있는 것을 특징으로 하는 커패시터의 하부전극 형성방법.
  7. 제1항에 있어서, 상기 ⅳ) 단계는
    상기 제1 개구부를 매립하도록 제1 산화물을 증착하여 제1 산화막을 형성하는 단계;
    상기 보호막을 식각 정지층으로 사용하여 상기 제1 산화막을 식각하는 단계로 이루어지는 것을 특징으로 하는 커패시터의 하부전극 형성방법.
  8. 제1항에 있어서, 상기 ⅶ) 단계는 상기 매립막이 동일 식각조건에서 층간 산화막 보다 상대적으로 5배 이상 빠르게 습식 식각되는 것을 특징으로 하는 커패시터의 하부전극 형성방법.
  9. 제1항에 있어서, 상기 ⅹ) 단계는 상기 보호막을 식각 정지층으로 이용하는 것을 특징으로 하는 커패시터의 하부전극 형성방법.
  10. ⅰ) 반도체 기판 상에 형성된 제1 절연막 상에 복수개의 도전성 패턴을 형성하는 단계;
    ⅱ) 상기 도전성 패턴이 형성된 제1 절연막 상에 제2 절연막을 형성하는 단계;
    ⅲ) 상기 도전성 패턴 사이에 존재하는 제2 절연막의 소정 영역을 식각하고 순차적으로 제1 절연막을 식각하여 제1 개구부를 형성하는 단계;
    ⅳ) 상기 제2 절연막의 상부면 및 상기 제1 개구부의 측면 보다 상기 제1 개구부의 저면에 얇게 도포되도록 상기 제1 개구부를 포함한 제2 절연막 전체에 실리콘 질화막을 형성하는 단계;
    ⅴ) 상기 제1 개구부의 저면만 노출되도록 상기 질화막을 식각하는 단계;
    ⅵ) 상기 제1 개구부를 제1 산화물로 매립하여 매립막을 형성하는 단계;
    ⅶ) 상기 매립막이 형성된 기판 상에 층간 산화막을 형성하는 단계;
    ⅷ) 상기 매립막의 상부면을 노출시키도록 상기 층간 산화막의 일부 영역을 이방성 식각하여 제2 개구부를 형성하는 단계;
    ⅸ) 상기 제2 개구부 저면에 노출된 매립막을 습식식각함으로써 상기 제1 개구부를 다시 노출시키는 단계;
    ⅹ) 상기 제1 개구부 및 제2 개구부를 포함한 층간 산화막 전면에 균일하게 도핑된 폴리실리콘막을 형성하는 단계;
    ⅹi) 상기 층간 산화막 상에 형성된 도핑된 폴리실리콘막을 제거하여 상기 제1 개구부 및 제2 개구부를 따라 형성된 도핑된 폴리실리콘막 패턴을 형성하는 단계; 및
    ⅹii) 상기 질화막을 식각 정지층으로 이용하여 상기 제2 산화막을 제거하는 단계를 포함하는 커패시터의 하부전극 형성방법.
  11. 제10항에 있어서, 상기 보호막은 플라즈마 증진 화학 기상 증착 방식 또는 상압 화학 기상 증착 방식에 의해 형성되는 것을 특징으로 하는 커패시터의 하부전극 형성방법.
  12. 제10항에 있어서, 상기 ⅰ) 단계의 도전성 패턴은 텅스텐으로 이루어지는 것을 특징으로 하는 커패시터의 하부전극 형성방법.
  13. 제10항에 있어서, 상기 제1 개구부는 자기 정렬 콘택홀인 것을 특징으로 하는 커패시터의 하부전극 형성방법.
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