KR100493060B1 - 배선 및 연결 콘택을 포함하는 반도체 소자를 제조하는 방법 - Google Patents

배선 및 연결 콘택을 포함하는 반도체 소자를 제조하는 방법 Download PDF

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Abstract

배선 및 연결 콘택을 포함하는 반도체 소자를 제조하는 방법을 제공한다. 본 발명의 일 관점에 따르면, 먼저, 제1절연층과, 비트 라인 및 비트 라인 마스크(bit line mask)를 스택(stack) 형태로 형성하고, 비트 라인 및 비트 라인 마스크의 스택 사이의 갭(gap)을 메우는 제2절연층을 형성한다. 제2절연층 상에 하드 마스크(hard mask)층을 형성하고, 바 형태의 오프닝 영역(bar type opening region)을 가지는 포토레지스트 패턴을 형성한다. 포토레지스트 패턴을 식각 마스크로 식각을 순차적으로 수행하여, 하드 마스크를 패터닝하고, 비트 라인 마스크의 측벽의 상측 일부를 노출하는 리세스(recess)부를 제2절연층에 형성한다. 노출되는 비트 라인 마스크의 상측 측벽에 스페이서를 형성하고, 스페이서, 비트 라인 마스크 및 하드 마스크를 식각 마스크로 리세스부의 바닥을 이루는 제2절연층 부분 및 하부의 제1절연층 부분을 식각하여 제1절연층을 관통하는 관통홀을 형성한다. 관통홀을 채우는 도전층을 형성하고 노드(node) 분리하여 연결 콘택을 형성한다.

Description

배선 및 연결 콘택을 포함하는 반도체 소자를 제조하는 방법{Method of manufacturing semiconductor device having wires and interconnection contacts}
본 발명은 반도체 소자에 관한 것으로, 특히, 비트 라인(bit line)과 같은 배선들 사이의 절연층을 관통하여 상하로 지나는 연결 콘택(interconnection contacts)을 가지는 반도체 소자 제조 방법에 관한 것이다.
반도체 소자가 점점 더 고집적화되어 감에 따라 디자인 룰(design rule)이 점점 더 축소되고 있다. 특히, 메모리(memory) 반도체 소자인 디램(DRAM)의 경우 반도체 소자의 고집적화에 따라 콘택 크기(contact size)도 이에 부합되어 줄어들고 있다. 그런데, 포토 리소그래피(photo lithography) 공정에서의 오정렬 마진(misalign margin)은 어느 정도 수준으로 계속 유지되어야 반도체 소자 제조 공정이 가능해진다. 이에 따라, 연결 콘택을 안정되게 형성하는 것이 점점 더 어려워지고 있다. 특히, 0.14㎛급 이하의 디자인 룰에서는 비트 라인과 같은 배선들 사이를 관통하는 연결 콘택을 비트 라인과 충분히 절연되게 형성하기가 매우 어려워지고 있다.
이러한 연결 콘택, 예컨대, 매몰 콘택(BC:Buried Contact)과 비트 라인 사이의 단락(short) 문제와 같은 공정의 어려움을 극복하기 위해서, 다양한 시도들이 제시되고 있다. 예를 들어, SAC(Self Aligned Contact) 과정을 도입하여 연결 콘택을 형성하는 방안 등이 제시되고 있다. 그럼에도 불구하고, 이러한 시도들은 추가적인 공정 단계들이 다수 요구하고 있으며, 또한, 비트 라인들 간의 로딩 커패시턴스(loading capacitance)의 큰 증가를 필연적으로 수반하고 있다. 이러한 로딩 커패시턴스의 큰 증가는 반도체 소자의 특성을 크게 열화시키는 요인으로 작용할 수 있으므로 억제되는 것이 바람직하다.
로딩 커패시턴스의 큰 증가는, 예를 들어, SAC 과정을 도입할 때 비트 라인의 측부에 도입되는 실리콘 질화물 스페이서(spacer)에 크게 기인한다. 실리콘 질화물은 반도체 소자의 절연에 주로 이용되는 실리콘 산화물에 비해 유전율이 매우 높아 로딩 커패시턴스를 크게 증가시키는 데 크게 기여하게 된다. 실리콘 질화물 스페이서를 실리콘 산화물로 대체하고자 하는 시도가 고려될 수 있으나, 이는 공정적으로 원하는 프로파일(profile)을 얻기가 매우 힘든 상태이다. 이에 따라, 비트 라인과 연결 콘택 간의 충분한 절연 간격을 확보하기가 어려워질 수 있다.
한편, 이러한 로딩 커패시턴스의 증가와 함께, 디자인 룰이 감소되며 비트 라인의 스택(stack) 높이가 매우 높아짐에 따른 문제들도 중요 시 되고 있다. 비트 라인 스택의 높이가 높아지며 비트 라인들 사이의 종횡비(aspect ratio)가 점점 더 커지고 있다. 그런데, 이러한 비트 라인 측부에 SAC 과정을 위한 스페이서를 도입할 경우, 비트 라인을 절연하기 위한 층간 절연층의 갭 채움(gap fill)은 점점 더 어려워지고 있다.
본 발명이 이루고자 하는 기술적 과제는, 비트 라인과 같은 배선들 사이의 로딩 커패시턴스를 낮게 유도할 수 있고, 배선들 사이를 효과적으로 절연층으로 충분히 채울 수 있으며, 자기 정렬된 연결 콘택을 형성할 수 있는 반도체 소자 제조 방법을 제공하는 데 있다.
상기의 기술적 과제들을 달성하기 위한 본 발명의 일 관점은, 배선들 사이의 로딩 커패시턴스(loading capacitance)를 낮게 유도할 수 있는 자기 정렬된 연결 콘택을 포함하는 반도체 소자 제조 방법을 제공한다.
상기 반도체 소자 제조 방법은 제1절연층을 형성하는 단계와, 상기 제1절연층 상에 비트 라인 및 비트 라인 마스크(bit line mask)를 스택(stack) 형태로 형성하는 단계와, 상기 비트 라인 및 비트 라인 마스크의 스택 사이의 갭(gap)을 메우는 제2절연층을 형성하는 단계와, 상기 제2절연층 상에 하드 마스크층을 형성하는 단계와, 상기 하드 마스크층 상에 상기 비트 라인 및 비트 라인 마스크의 스택을 다수 개 가로지는 바 형태의 오프닝 영역(bar type opening region)을 가지는 포토레지스트 패턴을 형성하는 단계와, 상기 포토레지스트 패턴을 식각 마스크로 식각을 순차적으로 수행하여 상기 하드 마스크층을 하드 마스크로 패터닝하고 상기 비트 라인 마스크의 측벽의 상측 일부를 노출하는 리세스(recess)부를 상기 제2절연층에 형성하는 단계와, 상기 노출되는 비트 라인 마스크의 상측 측벽에 스페이서를 형성하는 단계와, 상기 스페이서, 상기 비트 라인 마스크 및 상기 하드 마스크를 식각 마스크로 상기 리세스부의 바닥을 이루는 상기 제2절연층 부분 및 하부의 상기 제1절연층 부분을 식각하여 상기 제2절연층 부분 및 하부의 상기 제1절연층을 관통하는 관통홀을 형성하는 단계와, 상기 하드 마스크 상에 상기 관통홀을 채우는 도전층을 형성하는 단계와, 상기 도전층을 노드(node) 분리하여 상기 관통홀 내에 연결 콘택을 형성하는 단계를 포함하여 구성될 수 있다.
상기 제2절연층을 형성하는 단계는 상기 제2절연층을 평탄화하여 상기 비트 라인 마스크의 상측 표면을 노출시키는 단계를 더 포함할 수 있다.
상기 리세스부를 형성하는 식각은 상기 비트 라인이 노출되지 않게 상기 제2절연층의 일부 두께만을 식각하여 제거하는 부분 식각(partial etch)으로 수행될 수 있다.
상기 스페이서를 형성하는 단계는 상기 포토레지스트 패턴을 제거하는 단계와, 상기 노출된 비트 라인 마스크 측벽을 적어도 덮고 상기 하드 마스크 상으로 연장되는 스페이서층을 형성하는 단계, 및 상기 스페이서층을 에치 백(etch back)하는 단계를 포함하여 구성될 수 있다. 이때, 상기 스페이서층은 상기 리세스부의 측벽으로도 연장되어 상기 리세스부의 측벽에도 상기 에치 백에 의해서 별도의 제2스페이서가 상기 스페이서층으로부터 형성될 수 있다.
상기 노드 분리하는 단계는 상기 도전층을 상기 비트 라인 마스크 상측 표면이 노출되도록 평탄화하는 단계를 포함할 수 있다. 이때, 상기 평탄화는 에치 백(etch back) 또는 화학 기계적 연마로 수행될 수 있다. 상기 평탄화에 의해서 상기 하드 마스크는 함께 제거될 수 있다.
본 발명에 따르면, 비트 라인과 같은 배선들 사이의 로딩 커패시턴스를 낮게 유도할 수 있고, 배선들 사이를 효과적으로 절연층으로 충분히 채울 수 있으며, 자기 정렬된 연결 콘택을 형성할 수 있다.
이하, 첨부 도면을 참조하여 본 발명의 실시예를 상세히 설명한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안된다. 본 발명의 실시예들은 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되어지는 것이다. 따라서, 도면에서의 요소의 형상 등은 보다 명확한 설명을 강조하기 위해서 과장되어진 것이며, 도면 상에서 동일한 부호로 표시된 요소는 동일한 요소를 의미한다. 또한, 어떤 층이 다른 층 또는 반도체 기판의 "상"에 있다라고 기재되는 경우에, 상기 어떤 층은 상기 다른 층 또는 반도체 기판에 직접 접촉하여 존재할 수 있고, 또는, 그 사이에 제3의 층이 개재되어질 수 있다.
본 발명의 실시예에서는 비트 라인과 같은 배선들 사이의 로딩 커패시턴스를 낮게 유도할 수 있고, 배선들 사이를 효과적으로 절연층으로 충분히 채울 수 있으며, 자기 정렬된 연결 콘택을 형성할 수 있는 반도체 소자 제조 방법을 제공한다.
자기 정렬된 연결 콘택을 로딩 커패시턴스를 낮추며 도입하기 위해서, 비트 라인 상측에 비트 라인 마스크(bit line mask)를 도입하고 비트 라인 마스크의 상측 측부에 그 영역이 한정되는 상측 스페이서(top spacer)를 도입하는 바를 제시한다. 또한, 로딩 커패시턴스를 낮추고 절연층의 갭 채움 특성을 제고하기 위해서, 스페이서를 도입하기 이전에 비트 라인 마스크를 형성한 후, 비트 라인 사이를 절연층으로 채우는 과정을 수행하는 바를 제시한다.
또한, 상기한 상측 스페이서의 형성과 비트 라인 사이의 절연층을 관통하는 연결 콘택을 형성하기 위해서 비트 라인 사이를 선택적으로 오픈(open)시킬 때, 다수의 비트 라인 상을 가로지르는 영역을 오픈시키는 바(bar) 형태의 오프닝 영역(opening region)을 가지는 포토레지스트 패턴 또는/및 하드 마스크(hard mask)를 도입하는 바를 제시한다. 이러한 바 형태의 오프닝 영역을 가지는 포토레지스트 패턴 또는/및 하드 마스크 도입하는 것은, 디자인 룰의 감소에 따른 포토 리소그래피 및 식각 공정의 한계를 극복하는 데 매우 큰 도움이 되기 때문이다.
도 1 내지 도 3, 도 4a 및 도 4b, 도 5 내지 도 11은 본 발명의 실시예에 의한 배선 및 연결 콘택을 포함하는 반도체 소자를 제조하는 방법을 설명하기 위해서 개략적으로 도시한 도면들이다.
도 1은 비트 라인(310)을 형성하는 단계를 개략적으로 보여주는 사시도이다.
도 1을 참조하면, 비트 라인(310)을 패터닝 과정을 통해서 형성한다. 이제부터의 공정 단계들은 설명의 용이함을 위해서 COB(Capacitor Over Bit line) 구조의 DRAM 반도체 소자를 제조하는 과정을 인용하여 설명한다. 따라서, 도시되지는 않았으나 반도체 기판 상에 이러한 비트 라인(310)이 형성되는 것을 의미한다.
COB 구조를 채용하는 DRAM 반도체 소자의 경우, 이러한 비트 라인(310)을 형성하기 이전에 반도체 기판, 예컨대, 실리콘 기판 상에 활성 영역(active region)을 구획 짓는 소자 분리(isolation)를 형성하는 단계 등이 선행된다. 또한, 이온 주입 및 웰(well) 공정 및 게이트(gate) 공정 등과 같은 트랜지스터(transistor)를 형성하는 공정 등이 선행된다. 이후에, 게이트를 덮어 절연하는 제1절연층(110)이 형성된다.
제1절연층(110)은 반도체 소자 제조에 절연 물질로 일반적으로 사용되는 실리콘 산화물층의 증착 등으로 형성될 수 있다. 제1절연층(110)을 형성한 후, 이러한 제1절연층(110)을 평탄화하는 공정, 예컨대, 화학 기계적 연마(CMP:Chemical Mechanical Polishing) 등이 수행될 수 있다. 이후에, 평탄화된 제1절연층(110)을 관통하여 반도체 기판의 활성 영역에 전기적으로 연결되어, 실질적으로 트랜지스터 등에 전기적으로 연결되는 콘택 패드(contact pad)들을 형성한다.
이러한 콘택 패드들은 비트 라인(310)에 전기적으로 연결될 제1콘택 패드(도시되지 않음), 예컨대, 다이렉트 콘택(DC:Direct Contact) 패드와, 비트 라인(310) 상측에 COB 구조에 따라 형성될 커패시터에 전기적으로 연결될 제2콘택 패드(200), 예컨대, 매몰 콘택(BC:Buried Contact) 패드로 대별될 수 있다. 이러한 제2콘택 패드(200)를 포함하는 콘택 패드들은 실질적으로 게이트 라인이 종주하는 방향으로 각각의 종류별로 배열되게 형성되며, 하나의 일련된 공정 과정들, 즉, 포토 리소그래피 및 콘택홀(contact hole) 식각 공정, 도전층 증착 및 노드(node) 분리 과정으로 형성된다.
이후에, 제2콘택 패드(200)와 관통하는 제1절연층(110) 상에 제2콘택 패드(200)와 비트 라인(310) 사이의 절연을 위한 제2절연층(130)을 형성한다. 이러한 제2절연층(130)은 실리콘 산화물의 증착 등으로 형성될 수 있다.
다음에, 제2절연층(130) 상에 도시되지는 않았으나 비트 라인(310)과 제1콘택 패드, 즉, DC 패드를 전기적으로 연결시키기 위한 제1콘택, 즉, DC를 위한 콘택홀(도시되지 않음) 형성 과정을 수행한다. 이후에, 이러한 콘택홀을 채우는 제1도전층을 형성하여 DC를 구현한다. 제1도전층을 패터닝하여 비트 라인(310)을 형성한다. 이와 같이 DC, 즉, 제1콘택은 비트 라인(310)과 함께 형성될 수도 있으나 별도의 공정으로도 형성될 수 있다.
비트 라인(310)으로 패터닝하기 이전에 도전층 상에 비트 라인 마스크층(bit line mask layer)을 형성한다. 비트 라인 마스크층은 대략 300Å 내지 4000Å 정도의 두께로 형성될 수 있다. 비트 라인 마스크층은 비트 라인(310)의 패터닝 과정에서 도전층과 함께 비트 라인(310) 상측에 비트 라인 마스크(330)로 패터닝된다. 비트 라인 마스크(330)는 주로 후속되는 제2콘택 패드(200)와 커패시터를 전기적으로 연결하는 제2콘택, 예컨대, BC를 SAC 과정으로 형성하는 데 유용하게 사용되기 위해서 도입된다. 따라서, 비트 라인 마스크(330)는 절연층으로 주로 사용되는 실리콘 산화물과 충분한 식각 선택비를 가질 수 있는 절연 물질, 예컨대, 실리콘 질화물로 형성되는 것이 바람직하다.
도 2는 비트 라인(310) 사이의 갭(gap)을 채우는 제3절연층(150)을 형성하는 단계를 개략적으로 보여주는 사시도이다.
도 2를 참조하면, 비트 라인(310) 사이에 존재하는 갭을 채우는 제3절연층(150)을 비트 라인(310) 사이에 노출된 제2절연층(130) 상에 형성한다. 이때, 제3절연층(150)은 실리콘 산화물을 대략 500Å 내지 10000Å 정도 두께로 증착하여 형성될 수 있다. 이 경우, 비트 라인(310)의 측부에 스페이서가 도입되기 이전이므로, 비트 라인(310) 측부에 스페이서를 도입한 경우에 비해 비트 라인(310)들 사이의 갭이 보다 넓게 확보될 수 있다. 따라서, 제3절연층(150)의 증착 시에 보이드(void)의 발생을 효과적으로 방지할 수 있다. 즉, 보이드에 대한 공정 마진을 보다 더 확보할 수 있다.
한편, 실리콘 산화물의 증착 후에 제3절연층(150)을 평탄화하여 비트 라인 마스크(330)의 상측 표면을 노출시킨다. 이러한 평탄화 과정은 CMP 과정으로 수행될 수 있다.
도 3은 하드 마스크층(410)을 형성하는 단계를 개략적으로 보여주는 사시도이다.
도 3을 참조하면, 비트 라인 마스크(300) 및 제3절연층(150) 상에 하드 마스크층(410)을 형성한다. 하드 마스크층(410)은 후속될 제2콘택, 즉, BC를 위한 제3절연층(150)의 식각 과정에서 식각 마스크로 역할할 하드 마스크를 형성하기 위해서 도입된다. 따라서, 제3절연층(150)을 바람직하게 이루는 실리콘 산화물과 충분한 식각 선택비를 구현할 수 있는 물질, 예컨대, 폴리 실리콘(polycrystalline silicon)을 대략 100Å 내지 3000Å 정도의 두께로 증착하여 하드 마스크층(410)으로 사용할 수 있다.
도 4a 및 도 4b는 바 형태의 오프닝 영역(451)을 가지는 포토레지스트 패턴(450)을 형성하는 단계를 개략적으로 보여주는 사시도 및 평면도이다.
도 4a 및 도 4b를 참조하면, 하드 마스크층(410) 상에 하드 마스크층(410)의 일부를 노출하는 바 형태의 오프닝 영역(451)을 가지는 포토레지스트 패턴(450)을 형성한다. 이러한 포토레지스트 패턴(450)은 하부의 제2콘택 패드(200)들이 중첩 포함되는 영역이 오프닝 영역(451)으로 설정되도록 형성된다. 따라서, 이러한 오프닝 영역(451)은 다수 개의 비트 라인(310)들을 가로지는 영역으로 설정되게 바 형태로 구획된다.
포토레지스트 패턴(450)이 이와 같은 바 형태의 오프닝 영역(451)을 가지게 패터닝되므로, 포토레지스트 패턴(450)을 위한 포토 리소그래피 과정에서의 공정 마진은 보다 더 확보될 수 있다. 보다 상세히 설명하면, 디자인 룰이 감소함에 따라 현재의 포토 리소그래피 과정의 해상도 한계로는 제2콘택, 즉, BC를 위한 콘택홀을 형성하기가 매우 어렵다. 이러한 포토 리소그래피 과정의 해상도 한계를 극복하는 데 상기한 바와 같은 바 형태의 오프닝 영역(451)을 가지는 포토레지스트 패턴(450)을 도입하는 것은 매우 유용하게 된다.
도 5는 비트 라인 마스크(330)의 측부를 노출하는 리세스부(151)를 제3절연층(150)에 형성하는 단계를 개략적으로 보여주는 사시도이다.
도 5를 참조하면, 포토레지스트 패턴(450)을 식각 마스크로 이용하여 오프닝 영역(451)에 노출된 하드 마스크층(410) 부분을 선택적으로 식각 제거한다. 이에 따라, 하드 마스크층(410)은 하드 마스크(410')로 패터닝된다. 이에 따라, 하드 마스크(410')는 비트 라인 마스크(330)를 가로질러 노출하고 비트 라인 마스크(330) 사이의 제3절연층(150) 부분을 노출하게 된다.
계속하여 노출되는 제3절연층(150) 부분을 선택적으로 식각하여 제3절연층(150)을 일부 리세스(recess)한다. 이에 따라, 비트 라인 마스크(330)의 상측 측벽 일부가 노출하는 리세스부(151)가 제3절연층(150)에 형성된다. 이러한 식각은 하드 마스크(410') 및 비트 라인 마스크(330)에 의해서 노출된 제3절연층(150) 부분을 어떤 깊이까지 선택적으로 부분 식각(partial etch)하도록 수행된다. 이때, 이러한 부분 식각은 리세스부(151)에 의해서 비트 라인(310)이 노출되지 않는 정도의 부분 식각으로 수행되는 것이 바람직하다.
한편, 이러한 식각은 제3절연층(150)에 대해서 실질적으로 수행되는 것으로, 비트 라인 마스크(330)를 이루는 실리콘 질화물에 대해서 식각 선택비를 구현할 수 있도록 수행되는 것이 바람직하다.
도 6은 포토레지스트 패턴(450)을 제거하는 단계를 개략적으로 보여주는 사시도이다.
도 6을 참조하면, 비트 라인 마스크(330)의 상측 측부를 노출하는 리세스부(151)를 제3절연층(150)에 형성한 후, 포토레지스트 패턴(450)을 선택적으로 제거한다. 예를 들어, 애슁 및 스트립(ashing and strip) 과정으로 포토레지스트 패턴(450)을 제거한다.
도 7은 비트 라인 마스크(330)의 노출된 측벽을 덮는 스페이서층(350)을 형성하는 단계를 개략적으로 보여주는 사시도이다.
도 7을 참조하면, 리세스부(151)를 부분 식각으로 형성한 후, 부분 식각에 의해서 노출된 비트 라인 마스크(330)의 측벽을 덮는 스페이서층(350)을 형성한다. 이러한 스페이서층(350)은 제3절연층(150)을 이루는 절연 물질, 예컨대, 실리콘 산화물과 충분한 식각 선택비를 구현할 수 있는 물질, 예컨대, 실리콘 질화물을 포함하여 이루어지는 것이 바람직하다. 이러한 스페이서층(350)은 대략 10Å 내지 700Å 정도 두께로 형성될 수 있다.
이러한 스페이서층(350)은 증착에 의해서 형성되므로, 증착 특성에 의해서, 도 7에 도시된 바와 같이, 리세스부(151)의 바닥 및 측벽 그리고 하드 마스크(410')의 상측으로도 연장된 층으로 형성된다.
도 8은 스페이서들(351, 353)을 형성하는 단계를 개략적으로 보여주는 사시도이다.
도 8을 참조하면, 스페이서층(350)을 에치 백(etch back)하여 비트 라인 마스크(330)의 상측 측벽에 제1스페이서(351) 및 리세스부(151)의 측벽을 이루는 제3절연층(150)의 노출된 측벽에 제2스페이서(353)를 형성한다. 에치 백은 이방성 건식 식각 등으로 수행되므로, 제1 및 제2스페이서(351, 353)는 측벽에만 자연적으로 형성된다. 이에 따라, 비트 라인 마스크(330)의 상측 표면 및 리세스부(151)의 바닥을 이루는 제3절연층(150) 부분의 표면은 노출되게 된다. 이때, 제1스페이서(351)는, 리세스부(151)가 비트 라인 마스크(330)의 상측 측벽만을 노출되도록 형성되었으므로, 비트 라인 마스크(330)의 상측 측벽에 상측 스페이서(top spacer) 형태로 형성된다.
도 9는 제3절연층(150) 및 제2절연층(130)을 관통하는 관통홀(155)을 형성하는 단계를 개략적으로 보여주는 사시도이다.
도 9를 참조하면, 제1스페이서(351) 및 하드 마스크(410')을 식각 마스크로, 제1스페이서(351)에 의해서 노출되는 제3절연층(150) 부분, 즉, 리세스부(151)의 바닥을 선택적으로 식각하여 제거한다. 계속 식각을 진행하여 제3절연층(150) 및 하부의 제2절연층(130)을 관통하는 관통홀(155)을 형성한다. 이때, 리세스부(150)의 측벽에 함께 형성된 제2스페이서(353) 또한 식각 마스크로서 작용할 수 있다.
제1 및 제2스페이서(351, 353)는 바람직하게 실리콘 질화물을 포함하여 형성되었고, 하드 마스크(410')은 바람직하게 폴리 실리콘을 포함하여 형성되었으며, 폴리 실리콘과 실리콘 질화물은 제3절연층(150)을 바람직하게 이루는 실리콘 산화물층과 충분한 식각 선택비를 구현할 수 있다고 알려져 있으므로, 제1 및 제2스페이서(351, 353) 및 하드 마스크(410')는 식각 마스크로 유효하게 작용한다.
제3절연층(150) 및 제2절연층(130)에의 식각은 이와 같이 하드 마스크(410') 및 제1 및 제2스페이서(351, 353)를 식각 마스크로 도입하므로, 관통홀(155)은 하드 마스크(410') 및 제1 및 제2스페이서(351, 353)에 의해서 자기 정렬되어 형성된다. 이때, 하드 마스크(410')를 위한 포토레지스트 패턴(450)은 하부의 제2콘택 패드(200)에 중접된 영역을 오프닝 영역(451)에 포함하고 있으므로, 관통홀(155)은 자연스럽게 하부의 제2콘택 패드(200)의 상측 표면을 노출시키게 된다.
도 10은 관통홀(155)을 채우는 제2도전층(500)을 형성하는 단계를 개략적으로 보여주는 사시도이다.
도 10을 참조하면, 하드 마스크(410') 상에 관통홀(155)을 채우는 제2도전층(500)을 형성한다. 제2도전층(500)은 관통홀(155)을 채움으로써 관통홀(155)에 노출된 제2콘택 패드(200)에 전기적으로 연결된다. 이러한 제2도전층(500)은 다양한 도전 물질로 형성될 수 있다. 예를 들어, 도전성 폴리 실리콘층을 증착하여 이러한 제2도전층(500)으로 사용할 수 있다.
도 11은 노드 분리로 관통홀(155)에 연결 콘택(530)을 형성하는 단계를 개략적으로 보여주는 사시도이다.
도 11을 참조하면, 제2도전층(500)을 평탄화 과정을 이용하여 노드 분리함으로써, 관통홀(155)을 채우는 연결 콘택(530)을 형성한다. 평탄화는 에치 백 또는 CMP 등으로 수행될 수 있으며, 비트 라인 마스크(330)의 상측 표면이 노출되도록 수행된다. 이에 따라, 제2도전층(500)은 개개의 연결 콘택(530)들로 노드 분리되게 된다. 한편, 이러한 평탄화 과정에서 하드 마스크(410') 또한 함께 제거된다. 하드 마스크(410')는 바람직하게 폴리 실리콘층으로 형성되었고, 제2도전층(500)은 도전성 폴리 실리콘층으로 바람직하게 형성되었으므로, 이러한 평탄화 과정에서 연마 또는 식각되어 제거될 수 있다.
이와 같이 형성된 연결 콘택(530) 상에는 커패시터가 구현되어 COB 구조를 구현하게 된다. 따라서, 연결 콘택(530)은 커패시터를 하부의 제2콘택 패드(200)와 전기적으로 연결시키는 역할을 하게 된다.
도 11을 다시 참조하면, 이와 같이 형성된 연결 콘택(530)은 실질적으로 제1스페이서(351)에 자기 정렬되게 형성된다. 따라서, 연결 콘택(530)과 비트 라인(310) 사이에는 바람직하게 실리콘 산화물의 제3절연층(150)이 실질적으로 존재하게 되고, 제1스페이서(351)는 단지 연결 콘택(530)과 비트 라인 마스크(330) 사이에 존재하게 된다. 이에 따라, 비트 라인(310)의 주위에는 실리콘 산화물만이 존재하게 된다. 따라서, 기생 커패시턴스 또는 로딩 커패시턴스의 감소를 효과적으로 구현할 수 있다. 또한, 연결 콘택(530)은 자기 정렬 형태로 구현되므로, 비트 라인(310)과 연결 콘택(530) 사이의 단락 발생은 효과적으로 방지될 수 있다.
도 2를 다시 참조하면, 비트 라인(310) 사이의 갭에 제3절연층(150)이 직접적으로 증착되므로, 비트 라인(310)들 사이의 종횡비를 감소시킬 수 있다. 따라서, 제3절연층(150)의 증착 시에 보이드가 발생하는 것을 효과적으로 방지할 수 있다. 또한, 이제까지 설명한 본 발명의 실시예를 수행할 때, 실질적으로 별도의 공정이 추가로 도입되지 않아 실제 적용에 유리하다.
이상, 본 발명을 구체적인 실시예를 통하여 상세히 설명하였으나, 본 발명은 이에 한정되지 않고, 본 발명의 기술적 사상 내에서 당 분야의 통상의 지식을 가진 자에 의해 그 변형이나 개량이 가능함이 명백하다.
상술한 본 발명에 따르면, 비트 라인 마스크의 상측 측부에만 스페이서를 도입함으로써, 비트 라인의 주위에 상대적으로 유전율이 낮은 실리콘 산화물이 존재하도록 유도할 수 있다. 이에 따라, 로딩 커패시턴스가 증가되는 것을 효과적으로 방지할 수 있다. 또한, 이러한 스페이서에 정렬되도록 비트 라인들 사이를 상하로 지나는 연결 콘택을 형성함으로써, 비트 라인과 연결 콘택 간의 단락을 충분히 방지할 수 있다.
더욱이, 스페이서를 형성하기 이전에 비트 라인들 사이의 갭을 채우는 절연층을 먼저 증착함으로써, 절연층의 증착 시에 보이드가 발생하는 것을 방지할 수 있다. 그리고, 비트 라인 마스크의 측부를 노출하는 과정에 다수의 비트 라인 마스크들을 포함하는 영역을 노출하도록 오프닝 영역을 바 형태로 가지는 포토레지스트 패턴을 도입함으로써, 디자인 룰의 감소에 따른 포토 리소그래피 과정 및 식각 과정의 한계를 극복할 수 있다.
도 1 내지 도 3, 도 4a 및 도 4b, 도 5 내지 도 11은 본 발명의 실시예에 의한 배선 및 연결 콘택을 포함하는 반도체 소자를 제조하는 방법을 설명하기 위해서 개략적으로 도시한 도면들이다.

Claims (16)

  1. 제1절연층을 형성하는 단계;
    상기 제1절연층 상에 비트 라인 및 비트 라인 마스크(bit line mask)를 스택(stack) 형태로 형성하는 단계;
    상기 비트 라인 및 비트 라인 마스크의 스택 사이의 갭(gap)을 메우는 제2절연층을 형성하는 단계;
    상기 제2절연층 상에 하드 마스크층을 형성하는 단계;
    상기 하드 마스크층 상에 상기 비트 라인 및 비트 라인 마스크의 스택을 다수 개 가로지는 바 형태의 오프닝 영역(bar type opening region)을 가지는 포토레지스트 패턴을 형성하는 단계;
    상기 포토레지스트 패턴을 식각 마스크로 식각을 순차적으로 수행하여 상기 하드 마스크층을 하드 마스크로 패터닝하고 상기 비트 라인 마스크의 측벽의 상측 일부를 노출하는 리세스(recess)부를 상기 제2절연층에 형성하는 단계;
    상기 노출되는 비트 라인 마스크의 상측 측벽에 스페이서를 형성하는 단계;
    상기 스페이서, 상기 비트 라인 마스크 및 상기 하드 마스크를 식각 마스크로 상기 리세스부의 바닥을 이루는 상기 제2절연층 부분 및 하부의 상기 제1절연층 부분을 식각하여 상기 제2절연층 부분 및 하부의 상기 제1절연층을 관통하는 관통홀을 형성하는 단계;
    상기 하드 마스크 상에 상기 관통홀을 채우는 도전층을 형성하는 단계; 및
    상기 도전층을 노드(node) 분리하여 상기 관통홀 내에 연결 콘택을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
  2. 제1항에 있어서,
    상기 비트 라인 마스크는 상기 제1 및 제2절연층과 식각 선택비를 가지는 절연 물질로 형성되는 것을 특징으로 하는 반도체 소자 제조 방법.
  3. 제2항에 있어서,
    상기 비트 라인 마스크는 실리콘 질화물을 포함하여 형성되고 상기 제1 및 제2절연층은 실리콘 산화물을 포함하여 형성되는 것을 특징으로 하는 반도체 소자 제조 방법.
  4. 제1항에 있어서, 상기 제2절연층을 형성하는 단계는
    상기 제2절연층을 평탄화하여 상기 비트 라인 마스크의 상측 표면을 노출시키는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
  5. 제1항에 있어서,
    상기 하드 마스크는 상기 제1 및 제2절연층과 식각 선택비를 가지는 절연 물질로 형성되는 것을 특징으로 하는 반도체 소자 제조 방법.
  6. 제1항에 있어서,
    상기 하드 마스크는 폴리 실리콘을 포함하여 형성되는 것을 특징으로 하는 반도체 소자 제조 방법.
  7. 제1항에 있어서,
    상기 리세스부를 형성하는 식각은 상기 비트 라인이 노출되지 않게 상기 제2절연층의 일부 두께만을 식각하여 제거하는 부분 식각(partial etch)으로 수행되는 것을 특징으로 하는 반도체 소자 제조 방법.
  8. 제1항에 있어서, 상기 스페이서를 형성하는 단계는
    상기 포토레지스트 패턴을 제거하는 단계;
    상기 노출된 비트 라인 마스크 측벽을 적어도 덮고 상기 하드 마스크 상으로 연장되는 스페이서층을 형성하는 단계; 및
    상기 스페이서층을 에치 백(etch back)하여 상기 스페이서를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
  9. 제8항에 있어서,
    상기 스페이서층은 상기 리세스부의 측벽으로도 연장되어 상기 리세스부의 측벽에도 상기 에치 백에 의해서 별도의 제2스페이서가 상기 스페이서층으로부터 형성되는 것을 특징으로 하는 반도체 소자 제조 방법.
  10. 제1항에 있어서,
    상기 스페이서는 상기 제1 및 제2절연층과 식각 선택비를 가지는 절연 물질로 형성되는 것을 특징으로 하는 반도체 소자 제조 방법.
  11. 제10항에 있어서,
    상기 스페이서는 실리콘 질화물을 포함하여 형성되는 것을 특징으로 하는 반도체 소자 제조 방법.
  12. 제1항에 있어서,
    상기 도전층은 도전성 폴리 실리콘을 포함하여 형성되는 것을 특징으로 하는 반도체 소자 제조 방법.
  13. 제1항에 있어서, 상기 노드 분리하는 단계는
    상기 도전층을 상기 비트 라인 마스크 상측 표면이 노출되도록 평탄화하는 단계를 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
  14. 제13항에 있어서,
    상기 평탄화는 에치 백(etch back) 또는 화학 기계적 연마로 수행되는 것을 특징으로 하는 반도체 소자 제조 방법.
  15. 제13항에 있어서,
    상기 평탄화에 의해서 상기 하드 마스크는 함께 제거되는 것을 특징으로 하는 반도체 소자 제조 방법.
  16. 제1항에 있어서,
    상기 연결 콘택에 하부에 도전성 콘택 패드를 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
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